基于双PowerPC 7447A处理器的嵌入式系统硬件设计
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摘 要：随着雷达数据和信号处理需求的不断攀升，传统雷达数字处理系统的处理能力己渐显不足，因此有必要提高系统中每个处理单元的处理能力。鉴于此，设计一种基于CPCI标准总线和双powerpc 7447a高性能处理器的通用处理单元硬件平台，并对部分功能单元的设计进行描述。硬件平台由双处理节点、双PMC接口和CPCI总线接口等组成，本地互连采用PCI总线，对外采用CPCI总线。该平台具有数据处理能力强、功能扩展性强、通用性强、维护方便等特点，有较高的应用价值。
关键词：PowerPC G4；非对称多重处理；全对称多重处理；单指令多数据；精简指令集计算机
中图分类号：TP368.4文献标识码：B
文章编号：1004-373X(2008)24-009-05
Hardware Design of Embedded System Based on Dual PowerPC 7447A Processor
ZHANG Zhonghua1,2
(1.School of Electrical and Information Engineering,Shanghai Jiaotong University,Shanghai,200030,China;
2.Radar and Avionics Institute of AVIC,Wuxi,214063,China)
Abstract：With the continuous requirement of the capability of data processing and signal processing in radar system,the capability of the traditional radar digital processing system is lacking gradually,so it is necessary to improve the capability of each unit.According to this,the paper proposes hardware design of an embedded system based on CPCI bus and dual PowerPC 7447A CPUs and describes some functional units.The hardware is made up of dual processing nodes,dual PMC interfaces and CPCI bus.It adopts PCI bus in the module and CPCI bus between the modules.It shows the characteristics of powerful processing capability,powerful developing function,great generality and convenient maintenance.It also has high application value.
Keywords：PowerPC G4;asymmetric multi-processing;symmetric multi-processing;single instruction multi-data;reduced instruction set computer
随着新一代战机的出现和战技指标需求的不断攀升，机载雷达作为航空电子产品中的重要一员， 其功能和性能也要得到不断的完善和提高，但同时其重量和体积却要不断削减，以满足载机的作战需求。机载雷达的这种发展趋势给设计者带来了一定的困难，就其数字处理系统而言，功能的完备和性能的提高带来了大量数据的处理需求，增大数字处理系统的吞吐率和提高其处理能力成为要解决的首要问题，在体积重量相对缩减的前提下，完成高性能相关硬件的设计是设计者所面临的前所未有的挑战。
在目前的多功能雷达数字处理系统硬件设计中，通常采用Intel80x86，AMD5x86和PowerPC系列处理器作为数据处理的核心处理器，AD公司和TI公司的DSP处理器作为信号处理的核心处理器。这种两类处理器共存的构架在提高了雷达性能的同时也带来了较大的问题：由于多方面原因，大多数雷达仍旧采用低性能的处理器作为核心处理器，对于功能的增减，通过增减相关处理模块来解决，随之而来的是系统的笨重，硬件界线明显，体积和重量庞大，开发环境和调试手段繁琐复杂，研制周期长，维护困难；另外，由于内部通信效率低，虽然有些处理器内核运算速度快但数据吞吐量有限，影响性能指标的提高。
鉴于以上问题，本文设计一种基于CPCI标准总线和2个PowerPC G4 高性能处理器MPC7447A的、采用非对称多重处理（ASMP）结构的通用嵌入式系统硬件平台，提高了单个处理单元的数据处理和吞吐能力，为快速构建和扩展多功能处理和通信系统缩短了研发周期，达到了系统紧凑高效、性能稳定可靠、扩展和维护方便快捷的目的。
1 系统概述
本文所描述的硬件平台基于PowerPC G4处理器技术，采用高性能的MPC7447A处理器和MV64640北桥控制器，通过Altivec矢量处理技术和高速PCI总线互连技术，提供一个具有高速传输能力和高性能处理能力的硬件平台。
本硬件平台采用非对称多重处理（ASMP）结构设计，在单个模块中实现了2个分别进行高速数据处理的处理节点；利用互连的高速PCI总线，两个处理器可以互相通信和同步。当然，在多个这种模块间则可通过PMC子卡提供的高速串行接口进行高速数据交换，来方便地构建一个由多处理模块组成的级联或并行处理系统。
在本设计中，每个处理节点拥有独立的总线控制器、主存储器、FLASH存储器、以太网口、串行接口等多种通信接口和中断控制器等处理器电路。系统功能框图如图1所示。
2 设计与实现
2.1 PowerPC 7447A处理器性能简介
PowerPC 7447A是Freescale公司推出的一款基于PowerPC G4技术的32 b高性能、低功耗超标量精简指令集计算机处理器，每个周期内可向11个独立的执行单元发送4个指令，在64 kB一级和512 kB二级Cache、全对称多重处理技术（SMP）、133/166 MHz 64 b总线接口和包含128 b执行指令的摩托罗拉领先的AltiVec单指令多数据（SIMD）矢量技术的支持下，可以完成高带宽数据处理和大密集度算法计算，当其内核主频工作在1 167 MHz时，功耗不超过10 W，是一款具有超群性能和极低功耗的高效能处理器。
2.2 Marvell Discovery Ⅲ MV64460北桥性能简介
MV64460北桥是Marvell公司推出的一款支持PowerPC CPU的高性能多总线接口的工业级主桥控制器，基于其高性能的CROSSBAR交换构架，提供端口间的任意互连，并在MPX和60x总线模式下支持双处理器全对称多重处理（SMP）技术，通过集成多种独立的接口引擎来优化处理器对外设的访问频次。主要性能指标如下：
(1) 主频133/200 MHz，CROSSBAR机构可提供100 Gb/s数据吞吐量；
(2) 总线接口：1个64 b 200 MHz处理器接口、1个72 b 200 MHz DDR SDRAM接口、1个32 b 133 MHz外设接口和2个PCI/PCI-X接口；
(3) 集成外设和控制器： 2 MB SRAM存储器、3个千兆以太网MAC控制器、2个多协议串行控制器、2个XOR DMA引擎和4个IDMA引擎。
2.3 处理节点设计
本硬件平台提供2个高性能处理节点(Node A，Node B)，主要完成对数据的访问和处理，是本硬件平台的数据计算和交换中心。节点间通过66/133 MHz 64 b PCI/PCI-X总线互连，每个处理节点包括1个MPC7447A处理器，1个MV64460总线控制器，1 GB DDR SDRAM，256 MB FLASH和16 MB系统启动备份FLASH，其中Node A为主处理节点，还配备有128 kB NvRAM和RTC。主处理器节点（Node A）原理框图如图2所示。
MV64460控制器作为处理节点的通信控制中心，为系统提供了丰富的控制器接口：2个PCI/PCI-X总线设总线（Device Bus）接口、4个DMA控制器、2个XOR DMA控制器和1个可编程仲裁控制器等。设计中，外设总线（Device Bus）连接到OBC（On Board Controller），用于对FLASH，NvRAM，RTC、中断控制器等的逻辑控制；通过可编程仲裁控制器，可以对本地DDR SDRAM进行访问的各个设备的访问优先级进行调整，使对存储器的使用达到最优化；利用DMA控制器，可以在任意两个接口设备之间实现数据传输；使用XOR DMA控制器，则可以从最多8个源设备读取数据，进行位异或操作后将结果写入目标设备。
另外，节点间互连的高速PCI/PCI-X总线，是PCI设备之间的直接互连，不借助于任何PCI-PCI桥设备，只需要1次PCI总线仲裁，所以数据传输的延时非常小，从而很好地平衡了节点的处理能力和通信能力。
2.4 存储器单元设计
本单元包括DDR SDRAM，FLASH，NvRAM的设计。FLASH和NvRAM存储单元原理框图见图3。
(1) DDR SDRAM
每个处理节点包括1 GB DDR SDRAM，带有ECC错误校验功能，工作时钟为133 MHz，由于为双数据率存储器，其最大传输率可达17 Gb/s，每次突发传输可达128 B；SDRAM被配置为2个区，每区512 MB，可以被MV64460上的任何接口进行访问，在可编程控制器的控制下，可以被本地CPU总线和PCI总线直接访问，最多支持8页SDRAM页打开功能。
本设计采用Micron公司的DDR266 SDRAM MT46V64M16芯片，单片存储量为1 Gb，由于单芯片的数据宽度选择为16位，因此需要4片并联以构成64位数据总线。
(2) FLASH
每个处理节点包括256 MB应用程序FLASH存储器和16 MB系统启动备份FLASH存储器，都连接于外设总线（Device Bus）上，可进行字节、半字、字的读操作和对齐字的写操作。所有FLASH分成3个区，应用程序FLASH分为2个区，每个区128 MB，共使用4片AMD公司的 S29GL512N芯片实现；系统启动备份FLASH存储器独占1个区，使用1片AMD公司的 AM29PDL128G芯片实现，用于系统在从应用程序区启动失败后的系统维护，该区的使用与否通过跳线或接插件上相应管脚进行设置。本设计中FLASH的典型可重写次数为100 000次，典型数据保持时间为20年。为了保证数据安全，可以通过FPGA控制，对FLASH进行写保护。
(3) NvRAM
在主处理器节点（Node A）上提供128 kB数据宽度为8 b的自动存储非易失存储器，由1颗Simtek公司的STK14CA8芯片组成。该存储器连接于外设总线（Device Bus）上，可进行无限次读写访问，在系统电源故障时，其通过内部的电容网络来保护快速SRAM中的数据不丢失；在系统电源恢复时，保存的重要数据自动被系统调用。另外，通过软件控制，也可以调整该存储器的数据存储和读出周期数。在本设计中，还采取写保护位和写保护跳线2种方式来保护其存储的数据。
2.5 本地PCI总线单元设计
本单元主要包括PCI本地总线、PCI-cPCI桥和PMC接口的设计。
(1) PCI本地总线
平台中设计了3个本地PCI总线，均通过MV64460控制器的PCI桥进行互连和访问控制，其工作速率和类型为66/133 MHz 64 b PCI/PCI-X总线，拓扑形式如图1所示：主处理器节点（Node A）中的第一个PCI接口连接cPCI桥，第二个PCI接口连接PMC1接口和从处理器节点（Node B）中的第二个PCI接口；从处理器节点（Node B）中的第一个PCI接口连接PMC2接口。
在本设计中，对PCI总线号的分配采用静态和动态相结合的方式，3个本地PCI总线中每一个PCI总线都被指定了一段总线号，而在每一个PCI总线上扩展的其他PCI总线，将采用动态分配总线号的形式，分配预定总线号段中的1个。在系统复位后，系统会启动代码自动枚举PCI设备，并将PCI总线号配置给每个PCI设备。
(2) PCI-cPCI桥
平台提供66 MHz 64 b CompactPCI接口，采用PCI6540芯片实现系统PCI-X总线到PCI总线的扩展，设计中配置PCI6540芯片工作在Universal工作模式，在无需硬件配置的情况下，当模块插入到cPCI总线的系统槽或外设槽时，可自适应系统槽和外设槽。并且在系统槽中时，该芯片配置自己工作在透明模式，为系统提供电气上的隔离，以便多个66 MHz 64 b的PCI外设添加到PCI-X插槽中；在外设槽时，该芯片配置自己工作在非透明模式，为系统提供寻址和电气上的隔离，以便创建多处理器系统。另外，PCI6540芯片还支持异步工作方式，以便芯片两边的端口工作在不同的时钟域内，不会因同步慢速设备而降低快速设备的工作效率，以获得更高工作效能。
(3) PMC接口
本平台可同时安装2个PMC子卡，以达到迅速扩展系统功能的目的。2接口均支持66/133 MHz 64 b PCI/PCI-X接口标准，传输速度峰值可达1 GB/s，以支持数据传输率较大的光纤、显卡等高速设备。设计中PMC接口均被映射到每一个处理节点，以使每个处理节点都能从PMC接口上获得高速数据交换。每一个PMC接口提供4个PCI中断源，通过OBC控制，用户可以指定任意一个处理节点对任意一个中断源进行处理。
另外，在布线上考虑到通用性，2个PMC PN4 接插件上的I/O信号线分别通过平台上的JNP4连接到下面板3号和4号接插件上，且I/O信号线以差分信号线对的方式引线，在设计中还对其阻抗和线长进行了严格控制，以获得数据在I/O信号线的高速传输。
2.6 OBC单元设计
平台提供OBC（On Board Controller）控制器，设计中使用XILINX公司的1颗XC3S1000芯片实现各功能外设的控制逻辑，例如复位、中断、计数器、看门狗定时器、串口、GPIO寄存器、差分I/O寄存器、处理节点通信、外设的片选译码（如FPGA寄存器、FLASH，PABS，NvRAM，RTC等）等。每个处理节点通过MV64460的外设总线（Device Bus）接口连接到OBC，进行访问控制。设计中采用1个并行PROM为OBC存储逻辑代码，并在系统上电时将代码加载到OBC中。OBC功能框图见图4。