基于i.MX51的信号完整性分析与仿真

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摘 要 由于集成芯片速度越来越高，信号完整性问题现已成为高速电路设计中不得不考虑的问题。本文先介绍了传输线、特征阻抗及信号完整性问题的概念，着重分析了信号完整性问题中常见的反射、串扰等现象的原理，并指出减小这些问题解决办法。最后以基于Freescale i.mx51的核心板为例，利用SpecctraQuest/SigXplorer软件和IBIS模型对板子设计过程中出现的反射、串扰等信号完整性问题进行仿真分析，验证解决方法的正确性。结果表明采用信号完整性分析的设计具有明显优势。

【关键词】信号完整性 传输线 反射 串扰 仿真

随着材料、制作工艺等技术的飞速发展，应用处理器的运行速度越来越高，信号上升时间也是越来越快，这导致传输线的一些特性对电路的影响越来越突出，引发了反射、串扰、同步切换噪声、延迟等信号完整性问题。确保信号完整成为高速电路设计成功的关键，因此对高速电路进行有效的、准确的信号完整性分析与仿真变得至关重要。

1 信号完整性问题及解决措施

1.1 信号完整性概述

反射和串扰是引起信号完整性问题主要的两个方面，而它们都与传输线的特征阻抗密切相关，下面先从传输线概念及其特征阻抗展开讨论。

1.2 传输线及其特征阻抗

传输线是指电路中具有一定长度并组成电路回路的两个导体连接线，这两个导体，一个用来发送信号，另一个用来接收信号，或称为信号返回路径。

传输线的特征阻抗可通过下式（1）计算：

因为电容和电导的阻抗很大，式中电流I可以忽略不计，所以式（1）可以简化为：

（2）

如果频率比较低，可以省去上式虚部，那么特征阻抗可简化为：

（3）

如果频率比较高，可以省去式（2）中的实部，则特征阻抗简化为：

（4）

所以从式（3）和（4）可以看出特征阻抗如果在频率很低的情况下，就相当于导体的电阻，频率很高的情况下要考虑导体的电感和电容，所以这是为什么我们一般在高速电路中才会去考虑阻抗匹配的问题，在高速电路中阻抗的作用才会特别突出的表现出来，由上面分析可知，特征阻抗与信号工作频率、传输线上电阻、电感、电容、电导等参数有关，而与信号大小和传输线长度无关。传输线的重点之处是于在整个线路中要保持其特征阻抗连续或为一恒定值，这样的传输线才符合高速电路的要求。

在PCB中，常见的传输线有两种：一种是微带线，另一种是带状线。微带线和带状线的特征阻抗分别可用式（5）和式（6）计算：

（5）

（6）

其中，w代表传输信号导体的宽度，t代表传输信号导体的厚度，h传输信号导体与信号返回路径之间绝缘介质材料的厚度，εr表示该材料的介电常数。

2 信号完整性问题及其分类

信号完整性表现为电路中实际测得的信号波形与想象中的波形不一样，存在一些差异或失真，具体是指信号从驱动端出发沿着传输线传输到达接收端后其波形的完整程度。如果信号到达接收端后其波形在大小幅度上，在时序上，在保持时间上都符合要求，那就说明信号比较完整，反过来就说明电路可能存在信号完整性问题。信号完整性的主要问题表现在反射、串扰、同步切换噪声、延迟等几个方面，下面重点介绍反射和串扰。

2.1 反射（Reflection）

反射是指信号在传输线上传输时，当遇到的传输线特征阻抗有变化，比如：不连续，或者其与信号的源端阻抗、负载阻抗不匹配，信号就会在这个变化节点处产生反弹现象，从而导致信号波形变形，超过或达不到标准电平的情况发生，这一情况包括：过冲、下冲及振铃等现象。这种情况发生以后很容易造成器件的损坏，降低信号的噪声容限，增加了信号的稳定时间，影响系统时序。

为更好的说明反射原理，在传输线模型中加入信号源和负载，如图1所示，信号源自身含有内阻R0，传输线L的特征阻抗用Z0表示，RL代表负载，A点是传输线的源端，B点是传输线的负载端，VA是源端电压，VB是负载端电压。

如图1所示，如果RL≠Z0，即负载阻抗与传输线特征阻抗不相等时，那么信号在B点将会产生反射现象，这里用ρL表示反射的程度，它是反射电压与入射电压的比值，见下式（7）：

（7）

很明显，-1≤ρL≤+1。如果负载RL等于传输线特征阻抗Z0，那么ρL=0，这就表示没有反射现象产生。如果负载RL小于传输线特征阻抗Z0，那么ρL0，反射形成的反弹回波方向与源信号方向相同，也就是源信号中的一部分能量不能完全被传递或吸收，会反弹回源端，信号的幅度比源信号的大，出现过冲现象。

2.2 串扰（Cross Talk）

串扰是指信号在传输线上传播时，因由电磁耦合对临近传输线产生的不期望的电压噪声干扰。理论上，一个电路板中的任意两条线之间在有信号传输的情况下都会有这种串扰发生，但实际上还要看两者的距离以及相互位置关系，距离越远，串扰越小，一般重点考察相邻的信号线。两条相邻信号线，一条是信号源驱动线，把它叫做干扰线（Aggressor），另外一条是扰的信号线，把它叫做受害线（Victim）。因为信号源是从源端驱动到负载端，这里把距离源端较近的受害线的一端叫做近端，并把其所受的串扰值称作NEXT，把距离源端较远的受害线的一端叫做远端，并把其所受的串扰值称作FEXT。传输线间的电磁耦合分为两种，一种是感性耦合，另一种是容性耦合。

近端串扰系数NEXT取决于互感和互容，由下式决定：

（8）

远端串扰系数FEXT表示远端噪声电压与信号电压的比值，如式（9）：

（9）

式（8）和式（9）中， Vb为受害线后向电压噪声，Va为干扰线信号电压，kb是近端耦合系数CmL、LmL为单位长度的互容和互感，CL、LL为单位长度的电容和电感，Vf为受害线上的远端电压，Len是耦合的长度，RT为信号上升时间，kf是远端耦合系数，v为信号传播的速率。

2.3 信号完整性问题的解决方法

（1）反射的抑制方法。抑制反射一是要针对不同元器件的特点及其信号频率属性等因素选择合适的拓扑结构，另外一个是在布线时采用相应的端接匹配方式，常用的阻抗端接匹配根据端接位置可分为两种：一种是源端匹配，另一种是终端匹配。源端匹配包括串联匹配，终端匹配包括并联匹配，戴维南匹配，并行RC匹配和肖特基二极管匹配等，但究竟哪些拓扑结构和端接匹配方式是最优的？这需要进行实际仿真分析得到。

（2）串扰的减小方法。串扰的影响与信号线之间的间距成反比，与耦合长度成正比，即间距越小，串扰值越大，耦合长度越大，串扰值越大，所以要减小串扰可以扩大信号线之间的间距，以及缩短信号线之间的耦合长度。

相邻信号线之间的信号流向也是影响串扰的一个重要因素，方向相同时的串扰值要远远大于电流方向相反的串扰值。因此，在设计过程中，应避免高速信号在相邻叠层走线的方向平行，在同一层尽量避免相邻信号流向相同。

3 基于i.MX51的仿真与分析

3.1 硬件平台介绍

本文所采用的硬件平台是一款多媒体控制终端的核心部分。本核心板CPU采用的是基于ARM Cortex-A8内核的Freescale i.MX51，主频800MHz，内存芯片采用日本ELPIDA公司所产的EDE1116AE8G-6E-F，单片容量为1Gbits，规格是64M×16bits。因为i.MX51应用处理器支持标准的DDR2，位宽为32位，时钟为200MHz，工作电压为1.8V，所以本核心板采用4片，组成128M×32bits存储系统，即总512MB内存。此板属于一款典型的高速电路，其PCB设计方法与设计流程对于高速PCB板的设计实现具有一定的代表性。

本核心板框图如图2所示。

虽然i.MX51主频为800MHz，但这只是在CPU内部，而在CPU外部的最高频率是i.MX51到DDR2的时钟频率200MHz，这是由i.MX51所决定的，所以在仿真分析时要以200MHz的频率为准。

3.2 仿真环境和模型

SpecctraQuest/SigXplorer是Cadence公司为高速系统设计开发的仿真分析工具。开发工程师可以运用它以及相应的IBIS模型在布线前和布线后提取PCB中信号拓扑结构，对信号的时序，完整性，EMI等相关内容进行优化设计，在参数设置环境中，可以根据不同要求，调整如线宽，线距，信号延时，阻抗，耦合长度，过孔等物理及电气特性参数。

IBIS（Input/Output Buffer Information Specification）模型是一种定义输入/输出缓冲器I-V和V-T响应的一种模型，目的是提供一种集成电路制造商到EDA软件厂商再到设计工程师之间相互交换电子元件仿真数据的标准格式。IBIS模型不仅是某个特定的输入、输出缓冲器而是以元件为中心，它允许模拟整个元件。

3.3仿真设计与分析

3.3.1反射分析

以DDR2的时钟信号DRAM_SCLK为例进行反射分析，图3是DRAM_SCLK的拓扑结构。

图4是源端匹配电阻为0欧和33欧时，U15（DDR2）引脚J8的波形图。

如图4所示，红色线表示信号源端U10（CPU）引脚T3上的波形，即DRAM_SCLK信号，蓝色线表示负载端U15引脚J8上的波形，可以看出不加匹配电阻，即匹配电阻为0时，信号源端和负载端的波形很不好，有比较严重的振铃现象，但加入匹配电阻33Ω以后源端和负载端的波形明显改善很多，较之没有匹配时波形单调而且平滑。随着匹配电阻阻值的增加，波形越来越平滑，但由于受到端接电阻的影响，不可避免有些损耗以及分压作用，所以输出端信号的噪声容限有所降低。在综合考虑波形与噪声容限的情况下，选择33欧的电阻既可以减少反射现象，噪声容限也不低。

3.3.2 串扰分析

如图5是CPU与DDR2之间的数据线串扰模型，耦合的线长设定为1000mil，中间的一条TRACE2是受害线，上面和下面的TRACEl和TRACE3是干扰线。

输出端IO1和受害线输入端U15（DDR2）引脚C2的仿真波形见图6右边，可以看出U15的C2引脚上串扰值有331.362mV。显然这是不符合要求的。

信号线之间的间距以及耦合的长度是影响串扰的两个大的因素，由于板子空间和CPU、DDR2封装上的限制，不可能让间距很大，板子预设线间距为6mil，因此只能从耦合长度上考虑去寻找解决办法。

将耦合长度设定为400mil，仿真后得到的串扰波形如图6左边所示。可以看出，U15的C2引脚上的串扰值为172.378mV，已低于最高电平1.8V的10%，满足电平判断的要求。这就是表示在布线时，线间距为6mil的耦合线其耦合长度应小于400mil。当然在布线空间允许的区域，仍然要保证线间距足够宽，一般为2倍于线宽，这时的串扰影响将非常小。

4 结束语

通过对i.MX51核心板的仿真分析与设计，对比了采用和未采用信号完整性分析设计的情况，发现在成本和所耗费时间上，未采用信号完整性分析设计是采用信号完整性分析设计的3-4倍。本文所完成的工作对于基于信号完整性分析的高速PCB设计方法具有较好的借鉴作用，通过这种方法可以有效提高设计效率，加快开发周期，节省产品成本，具有一定的社会价值与实际意义。

参考文献

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[5]周博远，于立新，褚军舰，IBIS建模和PCB信号完整性分析[J].微电子学与计算机，2010.

作者单位

上海交通大学电子信息与电气工程学院 上海市 200030