低功耗宽调谐范围锁相环设计
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摘要: 针对传统锁相环输出频率范围有限、功耗大的缺陷,通过对压控振荡器震荡机理进行理论分析,设计了一款用于时钟发生器的低功耗、宽调谐范围、低相位噪声锁相环。该锁相环采用了新型可编程、低调谐增益、低功耗的环形振荡器,达到了宽频率输出范围、低相位噪声、低功耗的目的,采用SMIC公司0.18um混合信号工艺,用Cadenced的Hspice仿真工具进行仿真,在1.8V电源电压供电情况下获得了50MHz~1.7GHz的频率锁定范围和1.8mW~2.3mW的较低功耗。单边带相位噪声在10KHz频偏处为-104dBc/Hz.。
关键词:锁相环;宽调谐范围;压控振荡器;低功耗
中图分类号:TP333文献标识码:A文章编号:1009-3044(2010)07-1730-03
Design of a Low Power Wide-Range Phase-Locked Loop
ZHANG Hong-qiang, ZHANG Da-hui
(College of Science Guizhou University, Guiyang 550025, China)
Abstract: Is limited in view of the traditional phase-locked loop output frequency range, the power loss big flaw, through controls the oscillator to the pressure to shake the mechanism to carry on the theoretical analysis, designed one section to use in the clock generator the low power loss, the broad tuning scope, the low phase noise phase-locked loop. This phase-locked loop has used new programmable, the low harmonious gain, the low power loss ring oscillator, has achieved the wide band rate output range, the low phase noise, the low power loss goal, uses SMIC Corporation 0.18um composite signal craft, carries on the simulation with the Cadenced Hspice simulation tool, has obtained the 50MHz~1.7GHz frequency locking range and the 1.8mW~2.3mW low power loss in the 1.8V supply voltage power supply situation. The single side band phase noise in the 10KHz frequency offset place is - 104dBc/Hz.
Key words: phase-locked loop; wide-range; voltage-controlled oscillator; low power consumption
随着微电子技术的进步,数百万个晶体管可以集成在一个芯片上,操作在较高的频率下来提高运算能力。微电子芯片微处理器必须处理不同媒体,如图像、视频、音频、图片,计算复杂性明显不同与单独的媒体应用和网络传输[1]。微处理器根据处理任务的不同工作在不同的操作频率下,可以更高效的利用资源,降低功耗,完成预期任务。另外在数据采集中也要根据采集对象的不同使用不同的时钟信号,因此,设计一款宽频率输出范围,低功耗的时钟发生器具有很大的意义和应用价值。目前作为时钟发生器的锁相环主要有电荷泵锁相环(CPPLL)和全数字数字锁相环(ADPLL),虽然全数字锁相环具有容易集成、系统可靠性高等优点[8],但也有工作频率低、机结构复杂、噪声分析困难等缺点[9],不适合用于高频时钟发生器。而传统电荷泵锁相环随具有输出频率高、相位噪声低等优点,可是输出频率范围有限,这就限制了它在现代集成电路中的应用。
为了实现宽频率调节范围,本文对环形振荡器进行了设计,通过控制连入电路中延时单元的个数,实现了50M Hz~1.7GHz的频率输出范围,电路功耗在1.8~2.3mW之间变化。满足了宽输出范围和低功耗的要求。
1 电路设计
1.1 系统结构
图1为本文才用的电路结构它主要由以下几个部分组成,即:鉴相鉴频器(PFD)、电荷泵(CP)、二阶低通滤波器(LPF)、环型可编程压控振荡器、时钟缓冲器、6-bit可编程计数器组成,由于二阶低通滤波器中含有两个极点,而环型VCO中含有一个极点,因此该系统实际上是一个三阶电荷泵锁相环统[2]。PFD是用来比较参考时钟(Clkref)和反馈信号(Clkfeedback)的相位、频率误差,然后输出UP、DOWN信号,UP、DOWN信号控制电荷泵上下两路电流源对二阶低通滤波器充放电,经过滤波器滤波后产一控制电压Vctrl,至此完成相位差-电压转换或频率差-电压转换,控制电压Vctrl可以控制环型VCO的频率和相位,VCO的输出经过分频器后被分频,反馈的结果使得Clkref和Clkfeedback的频率和相位逐渐逼近,当Clkref和Clkfeedback频率、相位相等时,环路达到稳定状态,输出稳定的时钟信号。
通过使用环型可编程压控振荡器和改进的电荷泵结构在CSMC0.18um工艺下可以产生50MHz~1.7GHz的频率,调谐范围达到1.605GHz。另外,通过改变并入振荡器中延时单元的多少来使振荡器实现可编程,这很大程度上节省了功耗。因此本锁相环实现了宽输出范围和低功耗的设计。
1.2 可编程压控振荡器的设计
本电路设计的目标是50MHz~1.7GHZ的宽频率调节范围,和尽可能低的功耗。如果增加增益曲线的斜率大到一定程度,在控制电压变化范围内,可以达到需要的输出频率。但是,太大的VCO增益或者带来很大的环路滤波电容(当环路带宽和其它参数不变时),导致过大的芯片面积给集成带来困难;或者带来电荷泵电流的等比例下降(环路带宽不变),造成更大的电荷泵噪声和滤波器噪声贡献,这是不可取的。解决这个问题可以将一调谐增益很大的曲线分成互相平行的几条调谐增益较小的曲线,这既缩短了锁相环的锁定时间又减小了相位噪声。通过数字控制来选择振荡器需要工作的频率范围。
通过对环形振荡器的分析比较,和本文对锁相环锁定频率的要求,设计了一个电流饥饿型振荡器[10]。它的工作原理与反相器型振荡器类似。M2管和M3管用作反相器,M1管和M4管用作电流源/沉,它们共同构成环形振荡器的一级。M1管和M4管构成电流源/沉控制着流过M2管M3管的电流;换句话说,由M2管和M3管构成的反相器处于电流饥饿状态。
为了推导出电流饥饿型VCO设计方程,考虑VCO中每一级的简化电路图。流过M1管和M4管的电流相等均为ID,M2管和M3管漏端的总电容为:
上式就是反相器的输入输出电容,可进一步整理为:
可以得出环形振荡器的震荡频率为:
由上式可以看出环型震荡的震荡频率和流过反相器的电流成正比,和反相器中N管,P管的尺寸成反比。
VCO抽取的平均电流为:
平均功耗VCO的平均功耗为:
Pavg=VDD Iavg=VDD ID(5)
为了实现较宽的输出范围可以通过改变流过反相器电流[2]和调整管子尺寸来实现,但是当流过反相器电流增大时会使反相器的电阻分压增加,这在一定程度上限制了电流的增大,结果使得压控振荡器的调谐增益并不随电流的变化而线性变化,另外由于电流的增加还引入较大的功耗,这在现代设计中是很难接受的。而通过改变并入反相器中N管和P管的个数来改变整个反相器延时单元的尺寸不仅没增大流过反相器的电流,实现了较低的功耗,而且还实现了宽输出频率范围的要求,如图3所示。
1.3 鉴频鉴相器设计
本文鉴频鉴相器(PFD)电路采用予充电结构如图4所示[6],与传统与非门所构成的PFD相比只需较少的晶体管,故路径延迟所需经过的晶体管延迟就会较小,因此可以提高操作频率。另外,在鉴频鉴相器输入信号同相位时,其输出端UP和DOWN会有一个尖峰信号产生,若鉴频鉴相器之后的电荷泵存在电流不匹配效应,就会使原本要稳定的锁相回路变成不稳定,考虑到此效应在UP 和DOWN之后加上了尖峰消除电路,消除了电流不匹配效应同时也避免了同时打开充电与放电开关所造成大多余的功耗损失。
1.4 电荷泵低通滤波器设计
在设计电荷泵时,电流的不匹配现象是相当需要注意的[6]。由于鉴频鉴相器在输入信号与反馈信号等相位时,UP和DOMWN均会输出一个时间极短的脉冲来消除死区问题,此情况会再成电荷泵充电与放电开关同时打开,若此时充电电流与放电电流不相等,会使即将稳定的回路变的不稳定本文采用的电荷泵如图5所示,C1和补偿电容C2稳定了反馈环路。只要误差放大器的增益足够大,X点电压就会跟随Vctl变化。因此Vctl与X点电压相等。在电荷泵中,Mp1的宽长比等于Mp2的宽长比,Mp3与Mp4相等,Mn1 与Mn2相等,Mn3与Mn4相等。因此当UP信号为高电平时充电电流(Icharge)等于偏置电流(Ibias),当DOWN信号为高电平时放电电流(Idischarge)等于偏置电流(Ibias)。这就使得无论Vctl怎样变化充电电流和放电电流都相等。这样就实现了电流的匹配,改善了锁相环的性能。
1.5 6bit 可编程分频器设计
由于本文中的锁相环输出频率范围为50MHz~1.7GHz,所以固定分频数的分频器已不能满足要求。为了能随输出频率变化而调节分频数来是锁相快速稳定,本文涉及了6bit可编程分频器。图6为编程分频器框架图,此计数器的可操作频率主要限制在负责重新计数的逻辑检测电路(EOC),它的结构如图7所示。
每一次信号正边沿发生到下次正边沿到来之前信号必须经过触发器FF1,NAND1,NOR3以及FF0,已完成一次重新载入分频数过程,所以信号周期Tclk有以下限制:
Tclk>Tc-uq1+Tnand1+Tff0_setup (6)
Tc-uq1为信号经过D触发器的延迟时间[5],由上式可知要得到较高操作频率可以减小晶体管尺寸以减小时间延迟。
2 仿真结果与分析
采用中芯国际0.18umCMOS混合信号工艺对电路进行了仿真,分频器设定为16分频时,当输入信号为106.25MHz,经过5.1us锁相环可以稳定输出1.7GHz的频率,如图8所示,图中曲线为低通滤波器的输出电压,它的变化使压控振荡器的输出频率发生变化,当低通滤波器输出电压不变时,振荡器的输出频率也就稳定不变,整个环路处于稳定状态,此时测得锁相环功耗为2.3 mW;分频器设定为一分频时,经过4.8us后锁相环可以稳定输出50MHz的频率,此时功耗为1.8mW。由于采用调谐增益较小的可编程振荡器和消除了电流不匹配效应的电荷泵,本电路在输出50MHz频率时的峰-峰相位抖动为14ps占输出信号周期的0.14%;输出1.7GHz频率时的峰峰相位抖动为1.2ps,占输出信号周期的0.204%,可满足时钟发生器或频率倍增器的要求[3]。
3 结论
本文针对传统锁相环锁定范围窄,输出频率范围小,功耗大等缺点设计了一个宽输出范围的锁相环。通过对电流饥饿型振荡器功耗和输出频率的推导提出了采用改变延迟单元中N管,P管的并联数目的方法实现了宽调谐范围的目的,功耗与文献[2]相当,但锁相环输出范围明显大于文献[2]中提到的。该锁相环作为时钟发生器可广泛用于数字集成电路,数模混合信号集成电路和系统集成芯片中。
参考文献:
[1] Chiueh Tzi-Dar,Yang Jin-Bin,Wu Jen-Shi.Design and Implementation of a Low-VoltageFast-Switching Mixed-Signal-ControlledFrequency Synthesizer[J].IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS,2001,48(10):291-299.
[2] Oscal T C Chen,Ruey-Bin Sheen R.A Power-Efficient Wide-Range Phase-Locked Loop[J].IEEE JOURNAL OF SOLID-STATE CIRCUITS,2002,37(1):51-62.
[3] Sadeka Ali and Martin Margala.ALow Jitter,Wideband Frequency Synthesizer with ProcessTolerant Auto-calibration Technique.Journal ofSolid-State Circuits,2007,2(7):353-356.
[4] 李桂华,王钊,孙仲林,等.一种高速低功耗低相位抖动CMOS 锁相环[J].微电子学,2001,31(5):379-382.
[5] 上官利青,刘伯安.用于频率综合器的延迟锁相环的设计[J].微电子学,2007,37(1):71-75.
[6] 宋颖,王源,贾松,李宏义,等.一种低抖动、宽调节范围的带宽自适应 CMOS锁相环[J].半导体学报,2008,29(5):908-912.
[7] William B Wilson,Moon Un-Ku,Lakshmikumar K R,et al.A CMOS Self-Calibrating Frequency Synthesizer[J].IEEE JOURNAL OF SOLID-STATE CIRCUITS,2000,35(10):1437-1444.
[8] 窦建华,张锋,潘敏.基于CMOS工艺的622 MHz电荷泵锁相环设计[J].现代电子技术,2006,9(224):75-77.
[9] 王洪魁,袁小云,张瑞智.低噪声、低功耗CMOS电荷泵锁相环设计[J].固体电子学研究与进展,2004,24(1):81-85.
[10] Baker R J, Li H W, Boyce D S电路设计布局与仿真[M].北京:机械工业出版社,2006:292-294.