全数字锁相环及其数控振荡器的FPGA设计

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摘 要：全数字锁相环(ADPLL)在数字通信领域有着极为广泛的应用。由于SoPC技术的发展和FPGA的工作频率与集成度的提高，在1块FPGA芯片上集成整个系统已成为可能。以片内同时嵌入CPU和全数字锁相环为目的，结合现阶段的相关研究成果，简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理，详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法，并给出部分VHDL设计程序代码和仿真波形。在此数控振荡器的设计中引入翻转触发器的概念，并通过改变翻转触发器的动作特点，使得数控振荡器的输出频率提高，以达到增大全数字锁相环同步范围的目的。

关键词：全数字锁相环；数控振荡器；翻转触发器；VHDL；SoPC；FPGA

中图分类号：TN76 文献标识码：B

文章编号：1004-373X(2008)10-001-02

Design of All Digital Phase-locked Loop and Digital Control Oscillator Based on FPGA

SHAO Shuai1,LI Manyi1,LIU Danfei2,HE Wei1,LI Shuchen1

(1.Physics and Electronics Information Institute,Yunnan Normal University,Kunming,650092,China;

puter Science and Information Technology Institute,Yunnan Normal University,Kunming,650092,China)オ

Abstract：All Digital Phase-Locked Loop (ADPLL) is generally used in digital communication field.The whole system on chip can be achieved due to development of SoPC and FPGA.Considering the relevant research achievements and the techniques of embedded CPU and ADPLL,the system structure and the principle of ADPLL is introduced in the paper.A design way of a digital control oscillator that will increase synchronous range of ADPLL is discussed in detail,and the partial VHDL code and simulation waveform is given.In this design,toggle flip flop is mentioned.Output frequency of DCO is increased by TFF change.Finally,synchronous range of ADPLL is increased.

Keywords：all digital phase-locked loop;digital control oscillator;toggle flip flop;VHDL;SoPC;FPGA

与传统的模拟锁相环相比较，全数字锁相环(ADPLL)在抗干扰能力和可靠性方面都有着明显的优势。随着现场可编程门列阵(FPGA)的工作频率和集成度的提高，对高性能ADPLL的设计已经可以实现。随着SoPC技术的不断发展，在一块FPGA芯片中实现整个全数字锁相环系统已成为可能。本文以Altera公司的cyclone Ⅱ系列FPGA芯片为实验芯片，在简单介绍片内全数字锁相环系统结构的同时，给出一种可增大ADPLL同步范围的数控振荡器的设计方法，并进行仿真和实践验证。

1 FPG内系统的结构

片内全数字锁相环系统是由片内软核CPU和片内全数字锁相环共同组成，CPU起到控制和优化全数字锁相环的作用。对于片内软核CPU，在此应用Altera公司推出的Nios Ⅱ嵌入式软核处理器予以实现[1，2]。系统结构框图如图1所示。

图1 片内全数字锁相环系统结构框图

在系统中，片内寄存器、全数字锁相环及其检测电路被作为外设嵌入到FPGA芯片中。片内寄存器和锁相环检测电路与系统的Avalon总线相连，受到Nios Ⅱ软核处理器的控制，使得全数字锁相环中的数字环路滤波器部分在工作中的参数得到优化。此种结构使得Nios Ⅱ处理器和全数字锁相环2部分集成于1块FPGA芯片，大大提高了系统的稳定性和可靠性。

2 全数字锁相环的工作原理

与以往的数字锁相环不同，组成全数字锁相环的所有功能模块均为纯粹的数字电路，其主要组成可分为3部分：数字鉴相器(DPD)、数字环路滤波器(DLF)和数控振荡器(DCO)。其工作原理框图如图2所示。

图2 全数字锁相环工作原理框图

当环路锁定时，数字环路滤波器的输出端不会产生进位或借位脉冲。此时，数控振荡器只对其时钟频率进行二分频处理。当环路未锁定时，数字环路滤波器则根据ud的变化产生进位或借位脉冲，并作用到数控振荡器所对应的进位或借位端，于是，该数控振荡器便在二分频过程中加上或减去半个时钟周期。数控振荡器的输出信号经过除N计数器，被N分频后，使得本地估算信号u2的相位得到调整，最终达到锁定状态[3]。

3 数控振荡器的设计

数控振荡器由ID计数器即加减脉冲控制器构成。为了对ID计数器进行设计，必须在该电路中加入一个翻转触发器(TFF)。在没有进、借位脉冲输入的时候，ID计数器的输出信号IDout虽然是输入时钟信号IDclock的二分频，但占空比明显发生了改变，已不再是原来的50%。其波形如图3所示。

图3 无进位和借位脉冲时的波形

由图3可以看出，在没有进位和借位脉冲的情况下，翻转触发器在每个IDclock的上升沿翻转，ID计数器的输出(IDout)由逻辑功能IDout=IDclock•TFF获得。如果翻转触发器置高时，进位端(INC)获得进位信号，那么，在IDclock的下一个上升沿到来时，翻转触发器置低，并且在2个ID时钟周期内保持低电平。同样，ID计数器在借位端(DEC)获得借位信号时，动作特点则反之。如此一来，ID计数器便实现在二分频的过程中加、减半个时钟周期的行为。但是， 因为以此方式设计出的ID计数器其输出频率理论上最多只能为其时钟频率的2/3，这无疑就限制全数字锁相环的同步范围[4]。

为了解决ADPLL的同步范围问题，必须将翻转触发器的动作特点作出部分的改动，即在翻转触发器置高，且进位端INC获得进位信号时，在IDclock的下一个上升沿到来时，翻转触发器置低，并且一直持续置低状态直至进位信号消失，然后再在IDclock的下一个上升沿翻转。如此一来，ID计数器在有进位信号时将不断地加入半个时钟周期直至进位信号消失为止。此时，ID计数器的输出信号IDout频率的理论最大值(实际最大值还要由进位脉冲的最大频率决定)可以达到ID时钟频率的(n-1)/n ，n为ID时钟频率值，这样便增大了ADPLL的同步范围。同样，在ID计数器借位端DEC获得借位信号时，也以此设计方式进行相反的处理即可。ID计数器的VHDL部分设计程序如下：

PROCESS (IDclk,INC,DEC,tff)

BEGIN

IF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′0′ AND DEC=′0′ THEN

tff

ELSIF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′1′ AND DEC=′0′ THEN

IF tff=′1′ THEN

tff

END IF;

END IF;

END IF;

END IF;

END PROCESS;

t

IDout

图4为以前述设计方式用VHDL编写ID计数器程序后进行功能仿真的结果，图5为时序仿真结果，其中t为翻转触发器的信号。

图4 ID计数器的功能仿真波形

图4中，IDout信号在50 ns时开始加入半个时钟周期，而时序仿真结果的图5中IDout信号是在63.414 ns时开始加入半个时钟周期的，这说明以前述方式设计出的数控振荡器将有13.4 ns的器件延迟，此延迟不可避免。

图5 ID计数器的时序仿真波形

计算机模拟表明，ADPLL的锁定范围、拉出范围、捕捉范围和同步范围大致相同是合理的[4-6]，以文中所述方式设计出的数控振荡器可以增大ADPLL的同步范围，使得ADPLL的锁定范围、捕捉范围、同步范围等重要参数同时得到优化，因此，ADPLL的性能最终将得到改善。

4 结 语

全数字锁相环在数字通信、数字信号处理、电力系统自动化等众多领域有着极为广泛的应用，随着相关研究的不断深入与发展，其性能也在不断得到提高。迄今为止，硅谷各大芯片公司的中高端fpga产品基本上均已嵌入高性能的数模混合锁相环，以用于移相和频率合成等功能。对于片内全数字锁相环系统的研究将会填补低档FPGA芯片中未集成高性能锁相环的空白，其意义重大，前景广阔。

参 考 文 献

［1］唐颖.单片DSP处理器功能系统的SoPC技术设计［J］.单片机与嵌入式系统应用,2006(12):7-9.

［2］任爱锋,初秀琴,常存,等.基于FPGA的嵌入式系统设计［M］.西安:西安电子科技大学出版社,2004.

［3］单长虹,孟宪元.基于FPGA的全数字锁相环路的设计［J］.电子技术应用,2001(9):58-60.

［4］Roland E.Best.锁相环设计、仿真与应用［M］.5版.李永明,译.北京:清华大学出版社,2007.

［5］Roland E Best.Phase-Locked Loops Designs,Simulation,and Applications［M］.北京:清华大学出版社,2003.

［6］Qassim Nasir.Digital Phase Locked Loop with Broad Lock Range Using Chaos Control Technique［J］.Intelligent Automation and Soft Computing,2006,12(2):183-187.

作者简介

邵 帅 男，1980年出生，天津人，硕士。主要从事EDA技术与计算机应用方面的研究工作。

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。