为您的转换器选择正确的时钟(4)

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预计结果

正确设计适当的时钟电路是比较困难的任务。但只要牢记本文涵盖的各个方面，对实现成功的设计大有帮助。总之，宽带噪声必须适合所需的信噪比性能，时钟杂散必须适合所需的杂散输出水平。许多sw(软件)工具有助于成功的设计，包括ADIsimPLL ADIsimCLK。这些工具可从参考文献段落中提供的链接免费下载。

图21“典型时钟电路”显示的是典型的时钟净化、合成和分配网络。该网络旨在拾取不太干净的输入时钟，例如网络时钟，消除大部分时钟抖动并产生稳定的基准源，后者则可用于在此基础上合成任何所需的数据转换器时钟。图中未详细显示可用于合成本振和其他导出时钟的额外PLL网络，但其设计方式类似。

在典型应用中，时钟和合成器必须与外部来源同步。许多情况下，必须接受特定频率范围、例如表2“可能的基准输入频率”所示。此外，这些外部基准源一般会带来相对大量的噪声。为此，需要较窄的环路滤波器。由于该合成器的输出是固定频率，且需要较高性能，应优先选择VCXO而不是VCO，以确保高性能和极低的输出相位噪声。在此示例中，选择了Taitien的122,88 MHz VCXO。该应用选择了ADF4002 PLL。由于是固定频率应用，锁定时间不是首要因素，因此窄环路滤波器有助于尽可能减少基准源噪声。对于此应用，选择了1kHz环路滤波器，如图22“时钟净化PLL”所示。

使用ADIsimPLL设计该电路提供图23“时钟净化相位噪声”所示的性能。宽带噪声受限于VCXO，本例中是，150 dBc。近载波噪声取决于环路特性，由PLL、VCXO、其他器件及基准源噪声组成。环路滤波器越宽、这些噪声对总体性能的影响越大。图23中不含外部基准源噪声。如果包含外部基准源噪声，则属于环路带宽。

将第一合成器的输出传送至ADCLK925以驱动时钟生成，并传送至可能需要该基准源的其他合成器。来自该时钟缓冲器的相位噪声以均方根形式加入时钟净化PLL的输出。图24显示了ADCLK驱动器系列的相位噪声。除低于100 Hz的噪声外，性能优于输入10 dB，因此对时钟质量影响极小。切记，图23“时钟净化相位噪声”不含任何基准源噪声，因此在终端应用中ADCLK不会影响该应用的性能。

本例中，ADCLK的输出如图25所示馈送至AD9516。图2s“AD9516时钟发生器”显示了该器件的功能，其中包括完整的PLL和VCO、分频器和可配置驱动器。该器件用一个外部基准源最多能够提供10个低抖动时钟，本例中是从ADF4002产生并通过ADCLK925缓冲的122.88 MHz信号。

利用122.88 MHz基准源输入时钟、片内PLL可合成1966.08MHz的VCO频率。图27“典型AD 9516-3VCO相位噪声”显示了此配置下的典型相位噪声。该器件还包括10个可编程输出，其中6个能够提供极低的抖动，4个专为驱动数字功能而设计。低抖动输出是PECL或LVDS，其余4个是CMOS或LVDS。输出信号每两个成一对。AD9516包括5个低抖动时钟分频器。如图28“分频器后的典型AD9516-3相位噪声”所示，PECL输出能够产生极低相位噪声信号。

如果ADIsimCLK使用，则出现图26“AD9516电路配置”中的电路。该电路设计采用lO kHz的环路滤波器带宽。图27“典型AD95 16-3 VCO相位噪声”显示了VCO相位噪声。由于VCO传递至低抖动分频器，实际输出上的相位噪声和抖动被除以，本例中是大约9 dB。图28“分频器后的典型AD9516―3相位噪声”显示了分频1966.08后获得的245.76 MHz期望时钟结果。如上所述，环路滤波器下方性能(本例中约为10 kHz)对基准源噪声较敏感。不过，宽带噪声受VCO相位噪声及分频器电路限制。

对本图中的信息使用分段抖动分析得出稍高于0.2 ps的总时钟抖动。虽然该输出设置为245.76 MHz，器件其他输出可用不同输出频率实现相似的性能，包括122.88 MHz、491.52 MHz、983.04 MHz以及适用于通信应用的众多其他值，全部来自单一基准源。(全文结束)