Xilinx ISE 10.1设计套件:设计工具走向整合

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随着半导体工艺技术的进步，FPGA器件的门数量达到数百万门，且得益于65nm工艺技术，现今的FPGA器件无论从价位上还是器件本身性能及尺寸上已经完全能够支持高性能大批量产品的设计，而不再仅局限于作原型设计平台了。同时由于FPGA具有高度灵活性和可编程优点，FPGA正在成为诸如计算、通信、汽车电子等领域的最佳选择。FPGA设计与固定架构芯片的设计变得同样复杂，例如，一颗赛灵思公司的Virtex-5 LX330芯片就达到了330万ASIC门，其设计过程中必然面临许多的设计反复和更加复杂的时序收敛，必然耗费大量的等待时间。因此可以想见FPGA设计工具必然要对上述的变化做出改变。2008年3月，xilinx宣布推出了其ise Design Suite 10.1版。这是一个统一的整体解决方案。

“采用赛灵思公司最新的ISE Design Suite 10.1版本，极大加快了设计实现速度，运行速度平均将快两倍!新版本ISE的一个重要特性是首次采用了SmartXplorer技术。这一技术专门为解决设计人员所面临的时序收敛和生产力这两大艰巨挑战而开发。SmartXplorer技术支持在多台Linux主机上进行分布式处理，可在一天时间里完成更多次实施过程。通过利用分布式处理和多种实施策略，性能可以提升多达38％。SmartXplorer技术同时还提供了一些工具，允许用户利用独立的时序报告监控每个运行实例。因此设计人员可以在一天时间里完成多次设计反复，提高了设计效率。”赛灵思公司软件产品营销总监Hitesh Patel表示，“ISE 10.1是不同于以前版本的，首先是ISE 10.1把所有的工具套件给它统一集成一体：第二个是我们进行了工具的统一，ISE 10.1就给大家提供包括逻辑、嵌入式和DSP统一的设计环境。”

Hitesh称，赛灵思与Mentor Graphics公司合作，新版本的ISE Design Suite提供ModelSim xilinx Edition Ⅲ，支持设计人员完成HDL源代码、功率以及时序模型的验证。通过使用IEEE IP加密模型，ISE DesignSuite 10.1的运行速度最快可达原来的两倍。新的性能优化BRAM、DSP和FIFO仿真模型进一步将RTL仿真运行时间缩短了一倍。“实际上，赛灵思与EDA供应商的合作是多层次的。一方面，他们为赛灵思的设计工具提供新模型和新功能，另一方面，对于特别复杂和特别高端的设计，我们也会建议客户采用专业EDA供应商的设计工具。”赛灵思亚太区产品市场经理Simon Ho说道。

另外，新版本的ISE同样可与赛灵思公司的PlanAhead设计分析工具配合使用。PlanAhead设计分析工具提供的布局规划和分析功能可极大缩短设计时间。利用可视化关键路径和布局规模视图，设计人员可以提高性能。这样可以大大减少设计反复的次数，并缩短设计反复的时间。这一方法允许设计人员将较大规模的设计分割为更小更易于处理的模块，并集中精力优化每一模块。免费提供的PlanAhead Lite采用了PinAhead技术。这一直观的解决方案旨在简化管理目标FPGA和PCB之间接口的复杂性。PinAhead技术支持在设计较早阶段智能实现引脚定义，从而避免了通常在设计后期发生的与引脚布局相关的修改。

最后，Hitesh Patel将ISE Design Suite 10.1的提点总结如下，“ISE Design Suite 10.1主要有三个特点：第一点采用SmartXplorer设计性能以后可以提高38％；第二，10.1运行时间方面可以提高一倍；另外我们也是在行业中第一次首先采用了IEEE IP加密，可以加快你的设计时间。”