6.25Gb/s时钟数据恢复电路MATLAB建模与仿真分析

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摘 要 建立了高速（6.25gb/s）时钟数据恢复（Clock and Date Recovery，CDR）电路的MATLAB行为级模型。该CDR模型能够实现半速、全速、倍速可选，并且能通过对数字滤波器模块参数优化，调整抖动传输带宽及确定性抖动。仿真和测试结果表明，本文设计的CDR在接收数据速率范围为1.25 Gb/s-6.25 Gb/s时，抖动传输带宽能实现2.3 MHz-10 MHz可调，确定性抖动为1-5，在半速模式下，频差容忍为3000 ppm。

【关键词】CDR 过采样 速率选择 二阶数字滤波器 相位插值

1 引言

时钟数据恢复电路是高速串行通信系统中的关键模块，主要作用是从串行数据流中提取出时钟与恢复出数据。常见的CDR结构为反馈相位跟踪型，通过鉴相器判断时钟和数据之间的相位变化，及时反馈给电路进行相位校准。反馈相位跟踪型CDR根据时钟产生和相位调整方式不同，分为三种基本类型：基于锁相环型、基于延时锁定环型和基于相位插值（Phase Interpolation，PI）型。

对电路进行matlab行为级建模首先是为了确定影响电路性能的因素，有利于电路的系统设计，其次是利用系统模型仿真速度比电路仿真速度快几个数量级的特点，缩短系统设计周期。为了确定CDR电路中二阶数字滤波器的频率跟踪环路和相位跟踪环路的系数、加快电路设计周期，本文采用了MATLAB中Simulink工具对CDR电路进行行为级建模及仿真分析。

2 CDR系统框架

2.1 系统框架

本设计是基于PI型CDR，工作原理是通过选择一组正交时钟进行加权组合，得到需要的时钟相位，从而完成对数据相位校准跟踪。该结构的优点是采用数字电路实现相位跟踪，通过对数字电路编程，可以调整抖动传输带宽及确定性抖动。本文分别运用了时域和相位域的方法对CDR进行建模，采用时域方法建模可以准确理解及掌握CDR系统中每部分具体的运行过程，测出CDR的抖动、微分非线性（DNL），误码率等；采用相位域方法建模，能够快速测出CDR的抖动传输带宽、锁定时间、频差容忍等参数。时域模型的总体框架分为以下几部分：采样模块、分频模块、速率选择器、数字滤波器、PI控制器、相位插值模块（PI）、延迟模块。

2.2 工作原理

采样器用同频率四相位时钟对接收端发送过来的数据进行采样，输出两位数据信息和两位相位信息。分频器将采样器传送过来的数据与相位信息进行四分频，目的是为了降低后面数字模块的工作频率，以及提供八位数据供速率选择器进行投票选举。数字滤波器对时钟超前与滞后信息进行累加，输出七位超前（early[0：6]）和滞后（late[0：6]）信息。PI控制器对七位时钟超前和滞后信息进行编码，高两位用来选择相位插值的象限，每个象限等分为25个区间，即低五位用来选择插值区间。经相位插值模块调整时钟后，输出四相位时钟供采样模块对数据进行采样。

模型可及时分析仿真结果，调整二阶数字滤波器的参数，优化设计。本文设计的CDR是封闭的二阶环路，将模型抽象为基本的数学模型，如图1所示，采样、分频、速率选择模块的数学系数为KPD，PI的系数为KPI，其中KPD和KPI值固定，二阶数字滤波器中相位跟踪环路的系数为ph，频率跟踪环路的的系数为fr。通过调整二阶数字滤波器ph和fr，可以改变整个CDR环路的带宽、抖动情况、频差跟踪能力。等式（1）展示了CDR的传递函数。

3 MATLAB建模和仿真

3.1 高速采样模块和速率选择器

高速采样电路的模型是搭建四个触发器，用时钟上升沿对数据进行采样。从PI中恢复出相差90o的四相时钟clk0、clk90、clk180、clk270。clk0和clk180对数据中心进行采样，得到数据信息，clk90和clk270对数据边沿进行采样，得到数据的相位信息。

在分频器中用触发器将采样得到的两位数据信息和相位信息四分频，得到八位数据和相位信息，并用四分频后的时钟clk3/4将八位数据和相位信息对齐。

3.2 可编程数字滤波器

前面已经简单地描述了整个CDR的传输函数，本设计的难点在于分析及选择合适的数字滤波器参数。本设计采用了二阶数字滤波器，与传统的一阶数字滤波器相比较，二阶CDR的频差跟踪能力远远大于一阶CDR。如图2所示数字滤波器模型，KP环路实现相位积分，最高累加11位信号，舍弃低4位，KP取值为8、4、2；Kf环路实现频率积分，最高累加13位信号，舍弃低8位，Kf的取值为4、2、1。结合图分析可得到系数ph=KP*2-4，系数fr=Kf*2-12。

3.3 相位插值模块

本文设计的PI为7比特，一个UI范围内能插值27种不同的相位。下面提出PI的插值原理及各参数含义。

i：高两位选择（sel）四个象限，低五位（k）将每象限分割成32个区间，每个PI的精度=360o/27=2.8125°。

ii：设相差90°的正交时钟为I、Q，a（k）=k/25=0.03125*k为时钟I的权重值，0≤k≤25。

iii：ф（k）是PI代码为K时，插值后的时钟（clkIQ）相位，PI的线性度指标有微分非线性（DNL）和积分非线性（INL）。其中DNL=ф（k+1）-ф（k）-，INL=ф（k）-k*。

PI插值后的时钟：

clkIQ=a*I+（1-a）*Q （2）

根据以上提出的PI插值原理和公式（2）的算法，建立模型，输入信号分别为u（1）―u（7）：u（1）=sel，u（2）=1-（0.03125*k+0.015625），u（3）=1-u（2），u（4）=clk0，u（5）=clk180，u（6）=clk90，u（7）=clk270。函数模块用如下所示的c语言程序实现。其中clk0/90/180/270是锁相环提供的参考时钟，CK0/1/2/3是PI插值后的四相位时钟。

4 仿真结果

在半速，全速，倍速模式下，CDR能够正常恢复1.25 Gb/s-6.25 Gb/s的数据。在半速模式下，测试结果如表1所示，不同ph值对应不同的确定性抖动、频差跟踪能力和抖动传输带宽。在抖动传输测试中，设置ph=1/4，在3.125 Gb/s数据中加入幅值为0.1UI的正弦抖动（Jitter），测试结果体现了CDR低通特性，取不同的ph和fr值，分别测得抖动传输带宽为2.3 MHz-10 MHz。

5 结束语

本文通过对6.25Gb/s时钟数据恢复电路进行MATLAB建模与仿真分析，确定了二阶数字滤波器的系数，为后续电路设计节省了大量的时间。最终对抖动传输带宽、确定性抖动和频差容忍进行折中，选定相位积分环路系数ph的值为1/2，1/4，1/8；频率积分环路系数fr的值为2-10，2-11，2-12。仿真结果表明，该CDR能恢复出1.25 Gb/s-6.25 Gb/s的数据，抖动传输带宽能实现2.3 MHz-10 MHz可调，确定性抖动为1-5，在半速模式下，频差容忍为3000ppm。

参考文献

[1]张长春，王志功，郭宇峰，施思.高速时钟与数据恢复电路技术研究[J].电路与系统学报，2011，17（3）：60-65.

作者单位

国防科技大学计算机学院 湖南省长沙市 410073