一种新型的0.5 V全差分运放的设计

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摘 要:提出一种新型的工作在0.5 V电源电压下两级低压全差分运放,该运放结构是带有共模反馈的密勒补偿运放,拥有更强的抗噪声能力和共模电源电压抑制能力,带宽更大,提高了系统的稳定性。输入信号由晶体管的栅极加入,这点与传统的电路结构相吻合,并采用衬底自偏置解决了阈值电压对电源电压降低的限制,更易于实现。该运放结构是基于SMIC 0.18 μm标准CMOS工艺,HSpice仿真结果表明,这种结构的开环增益可以达到76 dB,单位增益带宽150 MHz。

关键词:低压;运放;全差分;共模反馈

中图分类号:TN402文献标识码:B

文章编号:1004-373X(2010)04-005-03

Design of a Novel 0.5 V Fully Differential Operational Amplifier

BAI Wenjuan,WANG Zi′ou,HUA Jing

(Soochow University,Suzhou,215006,China)

Abstract:A novel type two-stage low-voltage fully differential operational amplifier working in the 0.5 V supply voltage is presented.The structure of the operational amplifier with a common-mode feedback of the Miller compensation has stronger anti-noise capability,common-mode restrain capacity and larger gain bandwidth which improves the stability of the system.Input signal is applied into the gate of the transistor which matches the traditional circuit structure,and the substrate self-bias technology solves the restriction of the threshold voltage reducing the supply voltage,which is easy to implement.The structure of the operational amplifier is based on SMIC 0.18 μm standard CMOS process.The simulation results using HSpice show that the open loop gain of the structure can achieve 76 dB,and unity-gain bandwidth can achieve 150 MHz.

Keywords:low-voltage;operational amplifier;fully differential;common-mode feedback

0 引言

近年来,便携式设备的迅速普及和小尺寸器件的需求增长对运放的低压低功耗要求也越来越高,在很多应用场合,例如助听器等移动设备中,电源电压最好能够低于1 V。但是,随着器件尺寸和电源电压的降低,标准CMOS工艺中阈值电压并不会有明显的下降,因此电源电压的降低将受到阈值电压的限制,在0.18 μm工艺中,标准器件的VT是0.5 V,NMOS和PMOS晶体管工作在反型区,都至少需要0.5 V,若要满足这个要求,电路至少需要2VT的电源电压。目前解决这一限制的低压设计方法主要有浮栅技术、衬底驱动技术和亚阈值特性设计技术。浮栅MOS管阈值具有可调节性,可以通过调节获得较低的阈值电压,正逐渐应用于低压模拟集成电路设计中。但是浮栅技术与标准 CMOS工艺不兼容,而且需要制作浮栅,工艺复杂,输出阻抗较低,只能实现低增益,浮栅到漏之间的电容存在直流和交流反馈,这些因素都限制了浮栅技术在低压下的发展。至于衬底驱动技术,它可以与现有工艺兼容,也是低压的一种很重要的方法。但是衬底驱动技术只能用于有单阱的工艺中,MOS管跨导较小,等效输入噪声较大,此外,管子特性与工艺也有很大的关系。

考虑到上述两种方法的缺点,在此采用亚阈值特性设计技术――衬底偏置,这种方法可以与现有的工艺兼容,是一种很重要的低压设计方法,能使电源电压降至0.5 V,保证电路有较大的输出信号幅值和较低的功耗。这种电路的缺点就是进行衬底偏置的晶体管的衬底必须要跟其他晶体管的衬底分离开,这一缺点在现代工艺中不再是一个问题,可以通过三阱结构实现[1],在三阱工艺中,PMOS和NMOS都有独立的衬底端。

1 运放设计与分析

1.1 共模反馈

就电路结构来说,运放采用全差分结构。全差分运放是指输入和输出都是差分信号的运放,相对于普通的单端输出运放相比,全差分运放有以下几个较为明显的优点:噪声更低;单位增益带宽频率更高;输出电压摆幅更大;偏置电路更为简单;电源抑制比较高;应用的灵活性较好等。这些优点使得它在高速和低压电路的应用更为广泛。而另一方面,全差分运放也有缺点,它外部反馈环的共模环路增益很小,输出的共模电压对器件特性和失配非常敏感,因此需要一个额外的共模反馈环路来稳定直流工作点[2]。

共模反馈电路是全差分的运算放大器不可或缺的一个电路单元。简单地讲,共模反馈电路的作用就是检测输出共模电位,与参考电位相比较,将电位的误差负反馈到运放中去。共模反馈的原理图如图1所示[3]。

图1 共模反馈的原理结构图

输出平衡的全差分运算放大器的一个重要特点就是其对共模扰动影响的抑制能力。差动对的共模响应一般是由尾电流源的输出阻抗和电路的不对称性引起的。这会对电路产生以下两个方面的影响:一是对称电路的输出共模电平变化;二是输入共模电平变化在输出端产生差模分量。

1.2 带有共模反馈的全差分栅输入增益级

全差分栅输入增益级如图2所示,电压由PMOS晶体管M1a 和M1b 的栅极输入,M2a和M2b作为电流源使用。电阻R1和R2用于检测反馈到PMOS晶体管M1a,M1b,M3a 和M3b 衬底的共模反馈电压。在电源电压0.5 V的情况下,M4作为电流源,使电流通过R1和R2,从而可以使栅极的共模输入电压约为0.1 V,体偏置电压约为0.25 V(VDD/2)。M3a 和M3b 的栅极输入端形成一个交叉对管,相当于加入了一个连接到输出端的负电阻,不仅可以增大直流差分增益,而且可以大大减小共模增益[4]。

图2 带有共模反馈的全差分栅输入增益级

在图2中,共模反馈网络是由电阻R1和R2分压器组成的,输出共模电平为:

VOUT,CM=[R1(VOUT+)+R2(VOUT-)]/(R1+R2)(1)

当R1=R2时,式(1)可简化为:

VOUT,CM=[(VOUT+)+(VOUT-)]/2(2)

为了避免开环增益的降低,要求电阻R1和R2阻值必须比运放的输出阻抗大得多。正因为阻值比较大,所以占用的面积较大,对衬底的寄生电容也大,这是共模反馈对性能不利的地方[3]。

与文献[4]中的结构相比,图2所示的电路结构的特点主要体现在以下几点:首先,电路结构虽采用了衬底偏置,但属于衬底电压的自偏置,输入端在栅极,这点与最常用的栅输入结构相同,更符合一般电路的设计特点;其次,文献[4]中的共模输入电压约为0.25 V,图2电路中,栅极的共模输入电压约为0.1 V,有所降低,一定程度上提高了共模电压抑制能力;再次,电路的输入跨导由gMb1变为gM1,增益可以得到提升;最后,仿真结果表明,本文电路在增益、带宽等方面的性能远远好于文献[4]中的电路性能,这点会在电路仿真部分中具体讨论。

通过小信号分析,得到电路的差模增益为:

Adiff=gM1gds1+gds2+gds3+gM3+1/R1(3)

共模增益为:

AcM=gM1gds1+gds2+gds3+gM3+gMb1+gMb3(4)

式中:gMn表示晶体管Mn的栅极跨导;gdsn表示晶体管Mn的输出导纳;gMbn表示晶体管Mn的衬底跨导。

晶体管尺寸和其他器件的参数值如表1,表2所示。

表1 晶体管尺寸和其他器件的参数值μm

TransistorswidthLength

M1a,M1b2000.5

M2a,M2b850.5

M3a,M3b400.5

M4500.5

M1a′,M1b′4000.5

M2a′,M2b′1800.5

M3a′,M3b′680.5

M4′1000.5

Ma,Mb20.5

表2 其他器件参数值

Other deviceValue

R1,R2,R1′,R2′60 kΩ

Rm6 kΩ

Cm6 pF

Rm′0.5 kΩ

Cm′3 pF

1.3 两级全差分运放

通过将两个相同的栅输入增益级进行套叠,得到两级全差分运放如图3所示。

图3 带有密勒补偿的两级全差分运放

密勒补偿电容Cm(以及Cm′)和等效电阻Rm(以及Rm′)通过极零点抵消,增加了运放整体的稳定性和增益带宽。

由于运放的各个性能参数之间会相互牵制,相互影响,因此需要对各个MOS晶体管的宽长比要进行反复调节和模拟分析,最终对运算放大器的性能参数进行一个合理的折衷。图3中的结构是一个两级全差分运放,所以在调节时左右两级可以相互参考。

2 电路仿真

基于图2所示的带有密勒补偿的两级全差分运放,采用SMIC 0.18 μm标准CMOS工艺,通过HSpice仿真,在电源电压为0.5 V的情况下,对运放做AC分析,得到特性曲线如图4所示。

图4 开环增益和相位的频率响应特征曲线

频率特性曲线显示,在开环条件下,运放可以达到76 dB的增益以及150 MHz的单位增益带宽,相位裕度为45°,功耗为540 μW。

通过仿真和计算,结构中主要性能参数的仿真结果如表2所示。

表2 主要参数

开环增益/dB单位增益带宽/MHz相位裕度/(°)PSRR@1 kHz/dBCMRR

@1 kHz/dB电源电压/V功耗/μW

761504578780.5540

在1 kHz处得到共模电源电压抑制比为78 dB,电源电压抑制比为78 dB。

现将本文结构仿真得出的主要参数与其他低压运放结构的参数进行比较,结果如表3所示。

表3 本文与其他低压结构的性能比较

参数文献[1]文献[5]文献[3]文献[4]文献[2]文献[6]文献[7]本文

电源电压 /V1.31.210.80.50.50.50.5

直流增益 /dB8480.7495352655576

单位增益带宽 /MHz1.32661.31.32.50.558.72150

功耗 /μW460820300――1102877540

CL /pF――――22202020――20

运放结构单端单端单端单端差分差分差分差分

工艺 /μm0.70.520.50.180.180.180.18

在表3所示的4种电源电压均为0.5 V的电路结构中,本文的增益最大,带宽最大,功耗仅为0.54 mW。

3 结 语

在此结合VLSI的低压低功耗的发展趋势,提出了一种可以工作在0.5 V电源电压下的新型运放结构,重点分析低压运放的工作原理、共模反馈以及器件参数对电路性能的影响。在HSpice环境下对电路进行仿真,仿真结果表明,这种运放可以达到150 MHz的单位增益带宽,76 dB的直流增益和78 dB的共模电源电压抑制比。

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