迈向高附加价值之路:内存IC与逻辑IC整合技术发展趋势
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一、内存立w封装技术发展趋势
随着电子系统产品往轻、薄、短、小、多、省、廉、快、美等发展趋势下，促使半导w技术朝两大方向发展，一是制程技术依照摩尔定(Moore’sLaw)不断微缩(More Moore)，ic产品每隔1，5年左右制程微缩技术就会进入下一个世代，使得在相同面积下可容纳的晶w管数目倍增；二是高度半导w部件整合(More Than Moore)，就是Ic将整合不同功能、甚至是异质的部件(例如Logic、Analog、HV Power、Sensors、Blochips等)，达到系统层级的目标。
目前半导w的发展除了制程微缩技术之外，例如DRAM进入3xnm以及NAND Flash进入2xnm，还有SoC、SiP、以及3D Ic(TsV)w封装等重要技术，而这些技术的发展涉及半导w产业上下游的资源投入与整合，将可能使半导w产业生态发生重大变革。
以Apple之iPhone 3Gs手机为例，其CPU为Samsung生产提供，采用PoP(package on paekage)封装方式将CPU与256MB Mobile DDR SDRAM整合。Apple之iPhone 4手机之CPU也为Samsung生产提供，采用PoP封装方式将CPU与512MB Mobile DDRSDRAM整合。
除PoP封装方式外，近年来使用硅穿孔(Throughsilicon vias；TSV)技术的硅／玻璃中介层(silicon／Glass interposers)出现，使得3D Ic的可能性大为增加。3D silicon／glaSS interposers结合了晶圆级的技术和3D布线能力的优点。目前3D interposers进入了封装载板的竞争领域，并让已建置半导w中后段制程设备的厂商带来新增长的商机。
二、全球内存3D IC相关应用产品市场
3D TSV／Interposers主要可区分为8种应用类别，包含CMOS image sensors、MEMS and sensors、HB LED modules、Stacked memories、Power＆Analog、Wireless SiP、Logic+Memory、Logic 3DSOC／SiP等。
和内存相关的部分，如stacked memories及Logic+memory等。Stacked memories主要又可分为Stacked DRAM及Stacked NAND Flash。
2012年随着4G通信技术的应用，手机里TSV技术应用于逻辑和内存的整合将会起飞，至2015年逻辑和内存整合(Logic+Memory)的应用占3D Ic总产值近50％，为3D Ic最主要应用市场。在Stacked DRAM应用部分，预估至201 5年占3D Ic总产值约5％左右。在Stacked NAND Flash应用部分，预估至2015年占3D IC,总产值约5％左右。
Memory与Logic整合的驱动力包含可提升效能、散热效益、及易于整合和弹性。在提升效能部分，interposer可让Memory与Logic之间的数据传输更快速，具有更高的带宽，如wide I／O接口。在散热效益部分，interposer可扮演散热的功能，防止热集中在Logic及Memory。
在易于整合和弹性部分，可随时按照市场价格来选购适合的Logic及Memory产品，interposer可以让Logic与Memory易于整合。目前，Memory与Logic的interposer整合应用还在研发阶段，但已有许多厂商进行研究测试，例如手机的应用处理器、GPU、CPU等等。
三、智能手持装置用DRAM朝向wide I／O接口与LP DDR3架构发展
随着手机和平板计算机的屏幕不断增大，WVGA(800x480)或更高阶的屏幕快速增长。4英寸或4英寸以上的屏幕将成为主流。加上屏幕的分辨率不断倍增，对内存的带宽需求明显增加。在数据传输越来越快速的要求下，过去传统Logic与Memory之间的连结与整合，需要不断提升运作频率，这会造成高耗能、局部热点、信号不稳定等问题。
在wi de I／O接口下，因采用TSV技术，使得Logic与Memory之问的连结距离很短，可有效提升2倍的频率。有5倍到100倍高的数据传输信道。有较少的I／O buffers可降低功耗15％，以及较小的面积、降低成本、散热等好处。
随着智能手持装置，如手机功能变多与效能不断提升，其应用处理器效能与Mobile DRAM的带宽也不断上升。Mobile DRAM从LP DDR发展至LP DDR2，再往LP DDR3／Wide I／O等架构迈进。随着影音及面板分辨率的提升，也对内存带宽需求不断拉升，以2010年为例达2GB／s，2011年为4.2GB／s，2012年为8.5GB／s，2013年为12.8GB／s，2014年为15GB／s甚至更高。
到了2013年，LP DDR2的带宽将可能无法满足系统需求，因此LP DDR3及Wide I／O为下一波架构之可能解决方案。以Dual Channel LP DDR3(800MHz)为例，其耗能为70mW／GBps，而wide I／O(200MHz)为例，其耗能为40mW／GBps。
除了Wide I／O之外，LP DDR3因为是LP DDR2的延续技术。所以，成本较wide I／O具优势，也是可能的方案之一。JEDEC LP DDR3任务小组认为，LPDDR3规划可在2013年量产，而wide I／O规划可在2014年量产。
四、内存产品堆栈与整合技术标准化正积极推动
各领域的半导w产业领导者和早期采用者彼此共同合作，一起致力于3D Ic标准化的堆动，包括封测业者、晶圆代工业者以及内存制造商。
2010年6月力成、联电和Elpida宣布结成伙伴关系就是一个例子。
而标准化的发展可以让Logic与Memory芯片更容易直接堆栈，但标准化的推动并不简单，或许在10标准化之前，可使用3D interposer来达成堆栈的目标。一般认为3D interposer可增加产业链之问的弹性，且具有将Logic与Memory问的散热隔离的功能。3D interposer也可隔离2个芯片问的信号干扰问题。但要注意3D interposer也会增加芯片成本和厚度。
采用interposer的目的，是为了取代目前在Logic和Memory整合芯片之PoP的型态，但interposer仍有很多问题尚待厘清与解决，例如Logic和Memory整合芯片的营运模式和产业链结构等，其中关连的厂商如封测厂商、晶圆代工厂商、Logic芯片供货商(IDM或Fabless)、Memory芯片供货商(IDM或Fabless)、Interposer供货商、OEM厂商等。
对DRAM厂商而言，目前从标准型DRAM(如DDR3SDRAM)积极迈向Mobile DRAM发展，产品架构从LP SDR、LP DDR往LP DDR2迈进。JEDEC正进行下一阶段DRAM标准化工作，不管是DDR4、GDDR5、LPDDR3或Wide I／O等；延续PoP封装方式或采用TSV／Interposer等，这些变化都值得DRAM厂商密切关注，并适时布局。
在内存产品持续往轻薄短小、低耗能、大容量、高频等方向发展趋势下，内存产品的堆栈与整合技术也越来越重要，换句话说，DRAM与Logic的关连性越来越高，对以专业分工的IC产业w系而言，DRAM厂商扮演的角色是相当重要的。
(本文作者为台湾资策会MIc ITIS计划产业分析师)