标准单元可制造性分级
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摘 要：随着制造工艺尺寸的缩小，可制造性不只是工厂需要关注的问题，更是设计者需要考虑的重点，从而提高良率和版图面积的利用率。为了使设计者更好地理解和控制可制造性，对标准单元的可制造性分级显得尤为重要。用加权重的方法对标准单元进行可制造性分级，该方法不但包含可制造性规则对版图的约束，还创新性地把工艺参数变化对其造成的影响考虑了进去。用一套简化的可制造性规则和版图来演示此种分级方法的实现，并用模拟结果验证了它的有效性。该分级方法具有统一性和标准性，可以被广泛采用。
关键词：可制造性；标准单元；权重；光刻模拟
中图分类号：TN40文献标识码：B
文章编号：1004-373X(2008)24-034-03
Standard Cell DFM Grading
ZHANG Ziwen1,GONG Min1,CHEN Lan2
(1.Micro-electronics Technology Key Lab of Sichuan Province,School of Physical Science and Technology,Sichuan University,Chengdu,610064,China;
2.EDA Center,Chinese Academy of Science,Beijing,100029,China)
Abstract：In order to improve the yield and productivity,both foundry and circuit designers should consider the Design for Manufacturability (DFM) as process geometric shrink.Therefore,grading standard cell seems more urgent and important to help designers understand and control DFM.This paper uses weighting approach to grade standard cell.This new method includes both design rule restriction and process parameter affect.This paper uses a set of simplified DFM rules and layout to implement the grading approach.Then it uses litho-simulation to validate the effectiveness of this approach.This grading method is unified and standardized,so it can be wildly used.
Keywords：DFM;standard cell;weighting approach;litho-simulation
1 引 言
IC工业的发展使得设计工程师不断面临新技术、新挑战。为了满足设计越来越苛刻的要求，设计人员需要考虑的方面也成倍增加――从性能、面积到功耗、可测性等。然而当工艺发展到90 nm以下后，一个更加难以测量和控制的因素凸显了出来：良率。
造成良率损失的原因是由于越来越复杂的制造工艺。它大致可分为3个方面：随机缺陷［1］，与图形相关的制造缺陷［2］，可光刻性的缺陷［3］。其中，后两项构成了当今可制造性设计(Design For Manufacturability,DFM)的主要考虑要素［4］。
为了能使集成电路从设计阶段就将良率考虑进去，对标准单元的可制造性分级显得尤为迫切和重要。本文对设计规则和工艺参数对电路可制造性的影响进行分析，从而对标准单元进行分级。
2 标准单元可制造性分级的必要性
IC设计发展到今天，对标准单元的各种度量(Metrics)已比较成熟，综合工具能够利用这些度量，来综合出设计所需的电路。面积是最容易被精确测量出的参量，一般用平方微米来表示一个单元的大小。性能一般用延时纳秒表示。现在延时一般用几个工艺情况(process corners,e.g.fast,slow,typical)来描述，这样存在不准确的情况。更为严重问题是在深亚微米设计下，连线延时变成了延时的主因［5］。传统的连线延时模型(Wire Load Model)已经不能满足精度的要求,综合工具已经开始更多地把布局信息考虑进去。功耗通常包括动态功耗和漏电功耗这2个部分。但总的来说，这些参量都能够用Spice较好的估算出来。
在理想状况下，可制造性也因该与功耗、性能、面积一样，被综合工具所用，但目前要实现还有一定的难度。首先，可制造性并不像其他度量一样有一个被业界广泛认可的标准，良率的范围也很难被统一地界定。其次，虽然一些研究对标准单元的可制造性进行了优化［6，7］，使得良率更高，但要求性能无限制提升是不现实的。因为在不断提高良率的同时，也对掩膜提出了更高的要求，这样会使成本大幅提高，大规模集成也就失去了意义。再有，并不是版图的每一个部分都需要被修改以提高良率，而只需要对某些关键的区域进行修改，便可使整体良率得到提升。亦即只需对关键区域的良率提出更高的要求。从上述几点看来，对版图的可制造性分级就显得十分必要和迫切。
3 考虑工艺变化的标准单元可制造性分级
标准单元的可制造性分级大致分为2种：一种是基于规则(Design Rule)的［8］，一种是基于模型的［9］。前者是根据Foundry在长期生产中积累的数据，建立起的比较成熟的规则。它的优点是减少了掩膜制造的复杂度(虽然现在Design Rule中的DFM Rule也在不断增加)，并且和传统IC设计流程完全一致，降低了对设计者的要求。缺点是精度不高，且可控性不强即不能对特定的区域指定特定的良率。另一种是基于模型的方法。它是对掩膜进行光刻、CMP等仿真，将得到的图形与版图比对，然后迭代修改直至图形失真达到可接受的程度。它的优点是预测更精确，缺点在于计算及数据量太大，且需要修改流程，对设计者要求更高。此外，实施全芯片仿真迭代并收敛是很困难的。
综合考虑上述可制造性分级的优缺点，本文提出了考虑工艺变化的标准单元可制造性分级。这种方法以DFM rule对版图的约束为基础，综合考量工艺参数变化对其造成的影响，用加权的方法对其分级。这种分级方法比基于规则的分级方法精度更高，可控性更强，而数据量增加有限。更为关键的是，这种分级方法有统一性和标准性，所以它适用于不同的工艺、不同的Foundry。如果能够被业界接受，并被广泛使用，那么可制造性会成为像Spice这一黄金标准(Golden Standard)中的其他参量一样，更好地被设计者估算和运用。
本文分级方法分为设计规则影响因子和工艺参数影响因子2部分，如表1所示。