基于FPGA的宽带SAR信号数字化方法实现
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合成孔径雷达（SAR）是一种可以全天候、全天时工作的二维高分辨率成像雷达，是解决多目标分辨、目标分类与识别、属性判别等难题的重要途径。雷达成像分辨率越高，对关键目标的跟踪识别就越准确，同时要求雷达发射的信号带宽越宽。传统雷达信号带宽较窄，已难以提供更多的目标信息，因此宽带SAR雷达技术日益成为研究的热点。
宽带SAR信号的高速采集和实时处理是宽带雷达的关键技术，而高速采集与实时传输又是制约实时处理技术的关键因素之一。受数字化转换器件采样率、转化效率等因素限制，瞬时带宽达1GHz以上的X波段宽带SAR信号，因其带宽内幅频特性和相频特性一致性要求严格，实现难度较大而受到尤其关注。本文对宽带SAR信号数字化技术进行了研究，基于软件无线电的思想提出一种基于fpga的宽带sar信号数字化方法，实现了对微波射频信号的直接采样。
硬件设计实现
软件无线电的基本思想是在一个通用、标准、模块化的硬件平台上，通过软件灵活编程配置来实现新的功能。与以串行执行和有限时序逻辑为主要特点的高速信号处理器（DSP）相比，现场可编程门阵列（FPGA）的并行处理和流水线操作具有更快的数据处理能力，而且FPGA硬件可编程的特性更方便用户根据自己的需要进行反复自主开发，因此FPGA更适合作为通用硬件开发平台。本设计采用高速A/D转换器，以赛灵思Virtex-7系列FPGA为核心实现高速数据的采集、存储和传输。Virtex-7系列FPGA内部运行时钟频率高，逻辑资源多，接口丰富，用于对采集到的数据进行融合管理，然后利用内部集成的千兆位级高速串行收发模块以及光纤接口来进行数据传输，可以满足海量数据传输的要求。时钟源采用具有分频、移相等功能的时钟管理芯片来提供采样时钟，采样时钟可自适应编程，满足电路模块化、通用化的需求。硬件设计主要包括前端信号调理电路、高速A/D转换电路、数据缓存和传输等技术，其实现框图如图1所示。
1A/D及其接口电路设计
0.15m分辨率需要1.4GHz带宽的信号，若直接数字化所需要的采样率需大干2.8GS/s，如此高的采样率和对应的高数据率给工程实现带来一定的难度。为此，本设计采用超宽带模拟正交解调的方法，将解调生成I、Q两路带宽为±700MHz的信号分别采样，采样率选择为1.8GS/s。根据雷达系统的这种需求，并兼顾不同SAR工作模式，本设计选用的是德州仪器公司新推出的的高速A/D转换器AD C12D1800。该A/D芯片采用单独1.9V电源供电，单通道运行时采样率可达到3.6GS/s，双通道交叉运行时采样率可达到1.8GS/s，模拟信号输入带宽最大2.8GHz，量化有效位数9.2比特，满足系统设计的要求。内部提供的参考电压保证了参考电路的精确性，输出的低压差分信号（LowVoltage Differential Signal，LVDS）保证了数据传输、缓存的可靠性。
由于ADC12D1800要求输入信号电压峰峰值为1V左右的差分信号，故对前端雷达回波信号需采用低噪声运放电路进行放大。因系统要求保留基带零频信号，设计中舍弃电路简单的变压器，采用差分运放来实现单端信号到差分信号的转换。本设计选用高精度运放LMH6554一方面实现回波信号放大，另一方面将信号形式由单端输入转换为差分输出，提高系统信噪比，其应用电路如图2所示。为发挥运放低失真度、优越平衡性和共模抑制性，要运放的输入阻抗与信号源输出阻抗相匹配，图2给出的电阻参数是平衡反馈时前端信号等效输出阻抗为50Ω的情况下设计的，闭环增益（或称放大倍数）Av计算公式如下：
根据实际测试，当R5=200Ω，R3=91Ω，R2=30Ω时，运放闭环增益为6dB，此时输出信号电压峰峰值约在1V左右，满足设计要求。
时钟电路是高速A/D完成数据采集的重要组成部分，时钟信号质量将直接影响采样的准确性。本设计选用德州仪器公司的LMX2531作为时钟源，该芯片内部集成压控振荡器（VCO）和锁相环（PLL），可产生稳定且低噪声的时钟信号，应用电路如图3所示。输出时钟频率fout通过3线制串口配置芯片内部寄存器参数实现，具体计算公式如下：
式（2）中，fOSCin为外部参考振荡器输入频率，N、R、D为三个分频器分频系数。本设计需求输出频率为1.8GHz，选择外部参考频率为60MHz，N、R、D分别为64、2、1。由于差分信号抗干扰能力强，且具有良好的EMI特性，所以本设计将从第21引脚输出的1.8GHz采样时钟先利用电容C13隔直，滤除信号中的直流分量，再并接电阻R11进行50Ω阻抗匹配，然后通过1：1射频变压器转换为差分信号送到ADC12D1800的时钟输入端。
2.数据缓存和传输
根据系统设计要求，雷达发射信号脉冲最大60μs，因此在一个重频周期内，I、Q每个通道传输的最大数据量为（60μs×1800MHz）/2×12=81KB，而Virtex-7系列FPGA内置FIFO逻辑的双端口RAM容量只有36KB，所以需要外部配置高速SRAM作为数据传输的缓冲器。GS8662036是总线速度高达200MHz的SRAM，每片容量为2M×36B。数据将在FPGA被降速为125MHz×32B后再送到SRAM中。本设计采用两片GS8662Q36乒乓切换的方式进行数据传输，控制关系如图4所示。FPGA控制两片GS8662Q36的存储读出时序，采集开始时，将采集数据往第一片GS8662Q36中写，当数据写满时，FPGA程序的采集控制模块产生乒乓切换信号，数据自动存入第二片GS8662Q36中，同时将第一片GS8662Q36中的采集数据通过DMA方式传送给GTX高速收发器，转换后送到片外光模块，如此轮换交替。这样，高速A/D数据采集和DMA传输可以同时进行，而DMA的速率远大于A/D采集速率，从而可以有效避免数据丢失。
由于A/D转换器的采样率为1.8GS/s，利用ADC12D1800内部1：2多路输出选择器（DEMUX），单通道数据率可降低一半，FPGA高速收发器采用8B/10B编码，则单通道数据率为900×12×l0/8=13.5Gbps。工作最大重频按照8%计算，本设计选用武汉永力的一款四通道双向收发光模块，选择其中的2个通道进行数据传输，每个光纤通道数据率为4Gbps，则传输带宽为8Gbps，满足8%占空比的要求，能保证数据得到有效准实时传输。
高速PCB设计
高速PCB设计是宽带SAR雷达信号数字化实现的最关键技术之一。输入信号的高带宽导致需要很高的采样率，而采样时钟特别是GHz以上的时钟信号容易受电路分布参数的影响。下面重点阐述ADC12D1800的LVDS信号和采样时钟信号PCB设计时需注意的问题。
ADC12D1800采样输出是LVDS信号，该信号为紧密耦合的一对低电压高速差分信号。走线时除了两根信号线等间隔走线，还要与地平面相邻，尽量缩小信号回路从而减少辐射干扰。过孔容易导致差分信号阻抗不连续，所以应减少过孔数，并采用135°钝角拐弯。ADC12D1800的采样时钟信号CLK+、CLK-也是以差分对信号输入的，也应遵循上述LVDS走线原则。此外，我们对采样时钟线末端分别串接0402封装的100Ω电阻，用来抑制耦合到时钟差分线上的PCB噪声。
性能测试
在宽带SAR信号数字化系统中，I、Q信号采样通道的相位一致性关系着雷达回波I、Q通道的计算精度，也是后端进行脉冲压缩处理的基本要求。验证采样通道相位一致性可以从频域和时域两方面考虑。频域是通过计算通道相位不平衡度来衡量的，具体方法是将雷达回波模拟信号送入宽带SAR信号数字化系统进行采样，采集的回波数据在信号处理板（例如TS101）上进行离散FFT运算，得到回波信号的相位值，连续多次采样比较相位差值即为通道相位不平衡度。本设计要求I、Q通道不平衡度小于8°。时域验证是通过比较回波多次采样信号时域波形的一致性来完成的。若通道相位一致性好，那么多次采样信号的时域波形应基本重叠。
根据正交解调的原理，雷达回波模拟信号解调后转换为保留相位信息的复信号，该复信号可以表示为：
其中，I（t）为该复信号的实部，代表同相分量；Q（t）为该复信号的虚部，代表正交分量，二者相位相差90°，互不相干。
在某雷达系统的应用中，通过数字频率合成器（DDS）产生的线性调频信号送入接收机前端完成正交解调，输出的I、Q信号接入宽带SAR信号数字化系统完成信号数字化，得到的采样数据通过光纤送给记录仪记录，最后用MATLAB数据分析程序读取记录仪回波数据，画出信号时域波形。图5、图6为线性调频信号6次采样的时域波形，图5为I路时域波形，图6为Q路时域波形，波形基本重叠说明I、Q通道相位基本一致。通过计算，I、Q通道相位不平衡度约为5°，满足设计要求。