基于单边沿触发器的双边沿时序电路设计
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摘要：从同步时序电路的逻辑功能入手，介绍了基于单边沿触发器的双边沿同步时序电路设计方法,并引出脉冲倍频器，最后给出了基于单边沿触发器设计双边沿时序电路的方法。
关键词：单边沿触发器；倍频器；双边沿；时序电路
中图分类号：TP311文献标识码：A 文章编号：1009-3044(2008)14-20875-03
1 引言
在时序逻辑系统中，逻辑功能的实现是依靠时钟脉冲触发触发器的翻转来实现的，时序系统的时钟脉冲是唯一一直在跳变的信号，是系统动态功耗的主要来源之一，若能提高时钟脉冲的利用率，则完成相同的逻辑功能就可以减少时钟脉冲数, 也就降低了功耗。传统的单边沿触发器，它只利用了时钟一个方向上的跳变，另一个方向上的边没有被利用，浪费了大量的功耗。因此，如果触发器对时钟信号的两个边沿都能敏感，则时钟信号因冗余跳变而消耗的一半功耗便消除。也就是说，在时序电路设计中采用双边沿可触发器，在保持原有数据处理频率的条件下，时钟信号的频率可以减半。由于时钟频率的降低，电路所需的工作电压也可相应地降低，由此便可使数字系统的功耗大幅减少[1]。
目前，对于双边沿触发器的设计，已有很多文章发表，不再赘述。而对于双边沿触发器的应用，文献[2]提出了电路设计的方法。本文将在传统单边沿触发器设计的时序电路的基础上，探讨如何用单边沿触发器设计的时序电路对时钟信号的两个边沿都能敏感，从而得到双边沿时序电路的设计方法。
2 理论基础
2.1 同步时序电路的CP控制
同步时序电路的状态保持有两种方式：一种是激励为保持方式加有效边沿触发，例如JK触发器，J=K=0加有效边沿触发；另一种是不管什么激励，CP边沿来时，触发器没有得不到边沿；那么可推出在激励为保持方式下，有没有有效的CP边沿状态都是保持。
把现态之前的状态称为前态，把前态时对应的外输入称为前输入；现态是由前态和前输入决定的，所以把前态和前输入称为现因，既现态的因；自然现态和现输入称为次因，次态的因；当然状态的转换还需要有效边沿的触发，但是若次因和现因相同，则可断言，次态就和现态相同，次态为现态的保持，则在现因和次因相同情况下，给主触发器提供不提供有效的边沿都不影响次态，次态就是现态的保持。因不变，即激励为保持方式，状态就保持，提不提供有效边沿都不影响逻辑功能，接着若状态要转变，必为因先转变，所以因一变时，就必须及时为触发器提供有效的触发边沿，以免丢失边沿，造成电路工作不正常。也就是由因变来决定边沿的提供方案。电路上表现为测因定边沿功能，图1框图中的翻转检测电路就是用来测因变情况的，它将现因与次因进行比较，因变时，翻转电路就输出一个脉冲，否则无脉冲输出。进而给CP控制电路提供信息，形成相应的控制方案，配合开关，对CP取等或取反，为触发器提供正确的触发信号。如果，电路现态和次态总是不相同，就能在CP边沿到来时不断为主触发器提供有效触发边沿，就能达到用单边沿触发器设计双边沿时序电路。
2.2 双边沿同步时序电路框图
从框图1看，比传统同步计数器多了翻转检测电路、CP控制信号形成电路和开关，其翻转检测电路输入取自电路状态Q，CP经开关加入各个单边沿触发器的触发端，其它部分都与传统同步计数器没有区别。
由于单边沿触发器，只能对CP的上升沿或下降沿中的一个边沿敏感，而要使其对CP的上升沿和下降沿敏感，则须将另一个单边沿触发器不敏感的CP边沿进行取反，且取反前必须保证CP脉冲的前一个边沿，即触发器敏感的边沿，对触发器的触发翻转已经完成了，否则，可能引起电路不能正常完成翻转到次态，造成电路紊乱，不能正常工作；所以，就需要对电路的翻转完成没有进行检测。
翻转检测电路用于检测触发器状态翻转完成了没有，每个CP边沿来时，就将边沿之前的状态和外输入进行锁存，把边沿后的状态称为现态的话，锁存的就是现因，而现态和现态对应的外输入就是次因，是下个CP边沿后出现的次态的因，边沿后把锁存的现因和次因进行比较，若不相同，输出一个边沿给CP控制信号形成电路，若电路状态总是随CP跳变而跳变，次因与现因不相同，翻转检测电路总能在边沿后输出一个边沿。但是，在CP边沿出现后，主触发器的翻转需要时间，在没有翻转完成前，电路的状态与前态相同，检测电路输出无跳变，直到主触发器完成翻转，使得电路的状态与前态不同，则检测电路跳变输出一个边沿，这个边沿可以看成电路翻转已经完成，所以，称为翻转检测电路。
CP控制信号形成电路，是根据翻转检测电路的输出，产生相应的取等或取反的开关门控信号。
开关是在CP控制信号形成电路输出的门控信号作用下对CP进行取等或取反操作，使得cp'=cp或cp'=cp。例如，主触发器为上升沿有效，则在CP上升沿以后，即为高电平时，且由CP上升沿的触发引起的电路翻转完成后，对CP取反，使之接下来的下降沿变为上升沿触发信号。
与传统同步时序电路比就是多存“因”、比较、CP控制信号形成和开关电路。那么若是输入和主触发器个数很多，则存“因”和比较电路单元就要很多，复杂度增加，没有意义。那么可以采用增态办法来简化电路，后面可以看到，也就是增加了倍频单元来简化用单边沿触发器构造双边沿时序电路的设计。
2.3 简例叙述工作原理
选用上升沿有效的T触发器设计如表1功能的同步四进制计数器。
用下降沿JK触发器和非门，构成上升沿有效的T触发器，DLatch为D锁存器，低电平有效，高电平写入，低电平保持；经EWB仿真，可以实现其逻辑功能。电路利用CP脉冲的两个边沿，下降沿和上升沿，提高了边沿利用率，实现了利用单边沿触发器设计双边沿计数器。
由于两个主触发器，所以要两个存“因”和比较电路单元来构成翻转检测电路，而且次态和现态总是不同，所以，主触发器总能在对应CP边沿得到有效的上升沿。从状态上看，FF0的次态和现态总是不同，所以只要检测Q0就可以了，只要一个存“因”和比较电路单元来构成翻转检测电路就能满足。电路就可以得到简化，电路可改为如图3。
也就是说，电路中有一个主触发器的状态总是变化的，那么只要对一个状态总是变化主触发器的状态进行检测，配合CP控制信号形成电路和开关，那么所有主触发器就总能在对应CP边沿得到有效的触发边。也就是，将CP倍频后触发器所有单边沿触发器。那么可得倍频器如图4。
占空比调整以满足触发器的翻转延迟，且CP'上升沿与CP的边沿对齐。
有了倍频单元电路，只要在传统的时序电路的基础上，加入倍频电路就可以实现用单边沿触发器设计双边沿时序电路。
3 双边沿时序电路设计举例
设计8421编码双边沿异步十进制减法计数器。
在传统单边沿异步十进制减法计数器[3]设计的基础上加入倍频器实现双边沿异步十进制减法计数器，由于FF0的状态总是变化的，所以又可以作为倍频器的主触发器，因此，可得逻辑图图5。
经EWB仿真，可以实现其逻辑功能。电路利用CP脉冲的两个边沿，下降沿和上升沿，提高了边沿利用率，实现了利用单边沿触发器设计双边沿时序电路。为了验证正确性，还进行了实际电路的连接，可以实现逻辑功能。
4 结论
本文分析了利用单边沿触发器实现双边沿时序路的方法，在传统单边沿触发器设计的同步时序电路的基础上，利用翻转检测电路、CP控制电路和开关实现用单边沿触发器设计双边沿同步时序电路的方法，进而得到脉冲倍频器，利用倍频器简易实现用单边沿触发器设计双边沿时序电路的方法。
由于双边沿同步时序电路对时钟信号的两个边沿都能敏感，提高了CP脉冲边沿的利用率，时钟信号因冗余跳变而消耗的一半功耗便消除，时钟频率可降低，电路所需的工作电压也可相应地降低，由此便可使数字系统的功耗大幅减少。
更为重要的是可以不用双边沿触发器来实现双边沿时序电路，用单边沿触发器就可以实现，为常用的单边沿触发器设计双边沿时序电路提供了一种方法，使单边沿触发器的使用范围得到扩展。
参考文献：
[1] 赵敏笑,陈桂兰,陈偕雄.基于低功耗双边沿T触发器的异步时序电路设计[J].科技通报, 2007,23(3):430-433.
[2] 赵敏笑,余红娟,陈偕雄.基于低功耗双边沿JK触发器的异步时序电路设计[J].浙江大学学报(理学版),2005, 32(1):45-48.
[3] 阎石,主编.数字电子技术基础[M].北京：高等教育出版社,1988.
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