CMOS图像传感器芯片后端设计与实现

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摘 要 本文阐述了cmos图像传感器芯片数字模块的后端物理设计与实现。结合芯片电路自身的特点，提出了相应的设计方法，重点介绍了布局规划，电源规划，时钟树综合，静态时序分析和物理验证。考虑到深亚微米下芯片的复杂性，芯片经过可制造性设计和相关验证后才交付代工厂。芯片最终采用0.11 ?m CIS工艺成功流片，测试结果表明各项参数符合设计要求。

【关键词】后端 物理设计 布局布线

1 引言

目前有许多不同的成像系统，而其中被普遍采用的图像传感器主要分为电荷耦合器件CCD和互补金属氧化物场效应管CMOS两大类。随着CMOS制造工艺水平不断提高，CMOS图像传感器的低功耗、小尺寸、单芯片系统集成等优势越来越明显，从而被广泛地应用在数码产品、空间光学系、医疗设备、视频监控、汽车电子等社会生活各个领域。因此，设计一个具有市场竞争力的图像传感器芯片具有重要的现实意义。本文阐述了一个640×480 CMOS图像传感器芯片的物理设计，描述了整个后端物理设计过程，结合芯片电路自身的特点，提出了相应的设计方法。最终芯片成功流片，芯片面积是44.9 mm2，封装后面积是216mm2，测试数据结果表明，各项参数符合设计要求。

2 芯片概况和主要结构

芯片基于0.11μm CIS工艺制造。芯片使用3.3V电压供电，内部共有3个时钟，设计功耗为198mv，封装引脚为48个。相比CCD，CMOS图像传感器则是把整个图像系统集成到同一芯片内。该芯片是一款较为复杂的数模混合的SOC芯片，它集成了包括二维像素感光阵列，放大器，寄存器阵列，时序控制单元，偏置电路和A/D单元等在内的多个模块单元，从而构成了整个图像采集系统电路。

其中二维像素感光阵列由640×480个像素单元共同组成。放大采用2倍PGA控制可进行8倍模拟增益放大，从而将像素上反映光强的弱电荷信号进行了差分放大。模数转换器（AD）单元采用双通道流水线AD转化器完成模拟至数字之间的转换，其分辨率为10位。时序控制单元控制着信号的读出模式、积分时间、数据输出速率等。为了使芯片中各单元电路按规定的节拍协调工作，芯片使用了多个时钟控制信号。

3 芯片物理设计

3.1 物理设计流程

芯片设计采用业界主流的ASIC半定制自顶向下（Top-Down）设计流程。其后端从网表到GDSII的设计流程如图1所示。

3.2 布局规划

布局规划在芯片设计中占据着重要的地位，它的合理与否直接关系到芯片的时序收敛、布线通畅、电源稳定以及良品率。本文芯片的布局规划基于Cadence EDI软件来实现。根据芯片的特点，布局时所有模块都放置在外边沿，目的是为了尽量保留完整的空间放置标准单元，并根据整体数据流的走向，尽量保证时序和逻辑上关系密切的模块靠近对方，这样便于走线，同时也提高了芯片面积利用率。由于芯片是数模混合，为了避免了数字信号与模拟信号之间的干扰。对于芯片中的模拟IP，则将其放置于芯片的角落或边沿，并且在模拟模块周围设置保护隔离环。

3.3 电源规划

深亚微米下，导线的宽度变小，长度变长，电压降效应更加影响了延迟的变化，降低噪声容限值，从而引起芯片时序违例，严重时可将芯片功能失效，因此电压降问题变得不可忽视。电压降对于芯片性能的影响非常大，一般情况下，5%的电压降会增大10%～15%的线延迟。因此一个合理的电源网格规划，是芯片设计考虑的首要问题。

芯片内核工作电压为1.5V，I/O工作电压为3.3V。根据工艺参数，越下层的金属宽度和pitch不断减小，而且电源线厚度也在减小，因此高层金属具有电阻率小，可有效减少IR-Drop。依据这个原则，在将外面的Power引入到芯片core内部时，就采用高层Metal构建stripe。同时每隔相应的距离，设计横竖交错相结合的电源条（Power Strips），形成供电网络结构，从而覆盖整个芯片，这样进一步减小了电压降（IR-Drop），使得芯片供电均匀。

3.4 时钟树综合

根据在芯片内的不同分布特点，时钟树可分为H-tree、X-tree、Balanced tree和clock grid/mesh等结构。时钟树综合根据时钟约束文件（SDC）的要求生成spec文件，从时钟根节点到每一个叶节点的延迟中，逐级地在适当位置插入缓冲器（Buffer或Inverter），选择合适的缓冲器类型和时钟树层次结构来平衡负载，尽可能减少偏移，得到最小时钟偏差，至此整个时钟网络形成。

由于时钟信号影响着整个芯片性能，则优先对时钟信号进行布线，为了减小时钟线上的串扰对时序造成的影响，采取了2×Width_2×Spacing_cts方式增大了时钟线之间的间距和宽度，减少了其他信号的干扰。之后经PostCTS optimization后，对时序进行了SI分析和迭代修复，达到了设计要求。

3.5 静态时序分析

芯片中的延迟由器件本身延时和互连线所引起的延迟组成。但随着器件特征尺寸进入深亚微米阶段，互连线延迟在电路延迟中起到决定性作用，数据表明到0.1微米左右时，互连延迟可达95%以上。互连延迟线严重影响着IC性能。静态时序分析成为精确计算时序和发现微小时序错误的有效手段。

静态时序分析通过遍历网表中的所有路径，找出所有违反时序约束的路径，主要检查建立时间和保持时间是否满足时序要求。为了尽早检测到设计中存在的时序问题，减少设计的迭代次数，确保时序收敛，在设计过程的相关阶段都进行了静态时序分析。在版图设计之前，由于没有时钟网络结构，只能根据线性负载模型（WLM）和设定相应的约束来估算互连线延迟。在版图之后，电路中的每根物理连线的结构已被确定，因此提取真实的连线寄生参数写到SDF文件并反标回网表，时序才得以精确计算。通过反复迭代，直至满足了芯片所需的60MHZ工作时序要求。

3.6 物理验证

特征尺寸的不断缩小，后端物理设计面临着可制造性设计的诸多问题，比如天线效应，金属密度，宽金属开槽孔等等。为了降低流片风险，在可制造性设计（DFM）之后，需要进行一系列检查工作，尤其进入深亚微米工艺时代验证显得更为重要。整个验证过程包括时序验证、物理验证和逻辑功能验证三大任务。 时序验证包括静态时序分析（Prime Time）和形式验证（Formality）。物理验证包括DRC、ERC和LVS。

芯片通过上述可制造性设计和相关验证后，保证了其设计的正确性，之后将GDSII文件交付生产厂并顺利成功流片，芯片封装图如图2（a）所示。通过测试系统的测试，芯片功耗为198mw，工作电压为3.3v，封装面积为216mm2，其芯片效果图如图2（b）所示。

4 结束语

本文阐述了基于CMOS图像传感器芯片的后端物理设计。重点介绍了布局规划，电源规划，时钟树综合，静态时序分析和物理验证，并结合芯片电路自身的特点和后端设计经验，对每一步认真分析，提出了相应的设计方法。面对后端物理时序、功耗、可制造性设计的诸多挑战，对设计进行一系列验证工作，有力地保证了本次芯片的时序收敛和成功流片。随着IC不断进步，新的工具、新的流程和新的方法将不断完善，以应对后端物理设计的不断挑战。

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作者简介

长春理工大学电子信息工程学院 吉林省长春市 130022