一种低功耗的13位100 MS/s采样保持电路

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摘 要:采用TSMC 0.18 μm 1P6M CMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3.3 V电源电压下,该电路静态功耗仅为16.6 mW。在100 MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91 dB的SFDR,其有效精度可以达到13位。

关键词:流水线ADC;采样保持电路;栅压自举开关;增益自举运算放大器

中图分类号:TN432文献标识码:A

文章编号:1004-373X(2010)04-023-03

Low Power 13 b 100 ms/s Sample and Hold Circuit

YANG Xugang,LI Kaihang,ZHOU Linbing

(College of Physics and Mechanical & Electrical Engineering,Xiamen University,Xiamen,361005,China)

Abstract:A high performance low power sample and hold circuit is designed based on TSMC0.18 μm 1P6M CMOS technology.In this circuit,a fully differential folded gain-boosted operational amplifier and bootstrapped switch is employed to meet the requirements.The circuit consumes only 16.6 mW static power with 3.3 V power supply,it can attain 91 dB SFDR when the input signal at Nyquist frequency with sampling rate of 100 MS/s,of which the effective number of bit(ENOB) can reach to 13 b.

Keywords:pipeline A/D converter;sample and hold circuit;bootstrapped switch;gain-boosted operational amplifier

0 引 言

随着无线通信和互联网多媒体业务的高速发展,对于流水线A/D转换器的需求日益增大。采样保持电路作为流水线A/D转换器的前端,对流水线A/D转换器的性能具有决定性的影响。因此,如何设计出高性能的采样保持电路并以较低功耗实现,已成为设计高速高精度流水线A/D转换器的关键之一。

这里采样保持电路采用全差分结构,能够很好地减小采样失调误差和偶次谐波失真[1],抑制来自衬底的共模噪声[2];使用栅压自举技术,极大地提高了开关的线性度;采用底极板采样技术[1]降低了电荷注入和时钟馈通效应;采用高性能的运算放大器,减小了由于有限增益和不完全建立带来的误差[3]。

1 采样保持电路结构

常见的CMOS采样保持电路有两种结构:电荷转移型和电容翻转型[4]结构。电容翻转型结构相比电荷转移型结构有较大的反馈因子和较小的电容,所以电荷翻转型结构具有实现面积较小、噪声和功耗较低[5]等优点,更适合应用于高速流水线A/D转换器中,因此本文采用电容翻转型结构(如图1所示)图2为其时钟时序图。图1中CK1s是加在图中对应开关上的时钟信号。

图1 电容翻转型采样保持电路

图2 两相不交叠时钟时序图

2 增益自举运算放大器的设计

运算放大器是采样保持电路的核心,其有限的增益和有限的摆率、带宽,分别决定着采样保持电路的精度与速度。电容翻转型结构采样保持电路的反馈系数β为:

β=Cs/(Cs+Cp)(1)

式中:Cs为采样保持电路的采样电容;Cp为运放输入端的寄生电容。由于Cs远大于Cp,所以理论上β为1。运算放大器的有限增益误差为[6]εG=1/(βAOV),该增益误差必须小于LSB/2,从而:

AOV>(1/β)•2N+1(2)

运算放大器的带宽决定着小信号的建立时间,对于闭环形式的运算放大器来说,建立误差[6]如式(3)所示:

εr=e-tsω-3 dB(3)

式中:ts为建立时间,ω-3 dB为闭环运算放大器的3 dB带宽。此误差必须小于LSB/2,即:

εr=e-tsω-3 dB

在两相不交叠时钟下,ts与采样频率fs的关系为:

ts

ω-3 dB>2fsln 2N+1(6)

当运算放大器处于闭环状态时:

ωu=ω-3 dB/β(7)

因此:

fu=ωu/(2π)>(fsln 2N+1)/(πβ)(8)

为满足式(2)和式(8),本文中运算放大器采用增益自举结构。电容翻转型结构采样保持电路中运算放大器的输入共模电压和输出共模电压必须相匹配,这就要求运算放大器具有大的输入共模范围,折叠式结构的运算放大器能够满足这一条件。因此,运算放大器采用折叠共源共栅运算结构。为获得低噪声并提高相位裕度,本文采用PMOS管作为输入管[1]。如图3所示为运算放大器的整体图。其中,AP和AN为辅助运算放大器,在不影响主运算放大器的带宽的前提下,通过提高主运算放大器的输出电阻而提高其增益[7]。为了不影响主运算放大器的输出范围,辅助运算放大器同样采用折叠共源共栅结构;为了提供大的输入共模范围,AP和AN分别采用NMOS管和PMOS管作为输入管,如图4所示。辅助运算放大器接成跟随器形式,用来稳定输出共模[8]。需要注意的是辅助运算放大器引入了零极点偶对,为了消除其对运放建立特性的影响,辅助运算放大器的单位增益带宽应在主运算放大器的单位增益带宽和第一非主极点之间[9]。为了使整个运算放大器的建立时间较短,设计时应提高辅助运算放大器的第一非主极点,使辅助运算放大器的相位裕度在75°以上[10]。

图3 增益自举折叠式共源共栅运算放大器

图4 辅助运算放大器

整个运算放大器采用开关电容共模反馈(SC-CMFB)[11]来稳定输出共模电压,如图5所示。之所以选择SC-CMFB,主要是由于SC-CMFB不限制运算放大器的输出摆幅,而连续时间共模反馈(CT-CMFB)会限制其输出摆幅,因此,SC-CMFB更加适合应用于本电路中。再者,SC-CMFB不消耗静态功耗,更加适合于低功耗设计中。

图5 开关电容共模反馈

3 栅压自举开关

与输入相连的采样开关对采样保持电路的性能有重要的影响,为了达到13位以上的线性度(SFDR)的要求,这里采用栅压自举(Bootstrapped)开关[12],如图6所示。当时钟CK为低电平时,M9和M8导通使开关M12栅压为低电平,开关M12断开,同时自举电容C3充电至VDD;当CK为高电平时,M5导通,使M7的栅电压为低电平,从而M7导通,M11随之导通,这样C3上的电压直接加在开关M12的栅源两端,由于C3两端的电压不能突变,因此M12栅源电压恒为VDD,不随输入信号的电压而变化,这样开关M12就具有很高的线性度。在此,C3取值比较大,为3 pF,以此减小M11的栅电容和电路中寄生电容对C3上电荷的分配效应。开关M12中晶体管应具有较大的W/L,这样M12的导通电阻RON较小,从而τ=RONCs较小,输入信号可以在采样相中完全建立。

图6 栅压自举开关

4 仿真结果

这里采用TSMC 0.18 μm 1P6M CMOS工艺设计了一个电源电压为3.3 V的全差分采样保持电路。使用Cadence Spectre工具进行仿真验证。图7为运算放大器的频率响应,表1为运算放大器的仿真参数。

图7 运算放大器的频率响应

在采样频率为100 MHz、负载电容为2 pF时,输入Vpp=2 V,频率为12.5 MHz的正弦波,采样保持电路输出端建立的波形如图8所示;输入Vpp=2 V,频率为48.437 5 MHz的正弦波,对其输出波形进行离散傅里叶变换,得出频谱图,如图9所示。从图9中可以看出,其无杂散动态范围达91 dB,有效精度可以达到13位。

表1 运算放大器仿真参数

参数数值参数数值

增益95 dB输出摆幅2 V

增益带宽751 MHz输入共模电压1.65 V

相位裕度66.3°输出共模电压1.65 V

建立时间3.5 ns负载2 pF

图8 采样保持电路的瞬态响应

图9 采样保持电路的频谱分析

5 结 语

这里设计了一个高性能的采样保持电路。采用全差分结构,很好地减小了采样失调误差和偶次谐波失真,抑制来自衬底的共模噪声;采用栅压自举技术,极大地提高了开关的线性度;采用底极板采样技术降低了电荷注入和时钟馈通效应;设计了带SC-CMFB的高性能的运算放大器,在降低功耗的同时,减小了由于有限增益和不完全建立带来的误差。该电路工作在3.3 V电源电压下,消耗静态功耗仅为16.6 mW。在100 MHz的采样频率下,输入2Vpp的奈奎斯特频率信号该电路能达到91 dB的SFDR,其有效精度可以达到13位。

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