基于ISA的高速数据采集系统的设计
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【摘要】在我国常用的通道式数据接收机中，实现波形处理主要依靠高速数据采集系统。在本文实践研究中，笔者在设计一个能够基于isa总线的高速数据采集系统，采用了目前应用比较广泛的先进先出（FIFO）、A/D转换器，该系统的数据采集频率可达到50MHz，同时在数据采集与主机异步数据传送时采用I、Q正交双通道结构；系统设计完成之后分析系统的ADC动态特性，分析结果显示系统高速数据采集系统的设计完全能够满足系统预期指标。
【关键词】高速ADC；动态特性；ISA总线
引言
随着科学技术的发展和数据采集系统的广泛应用，针对数据采信系统人们提出了更高的要求，其主要包括采样频率、精度、分辨率、控制方式及输入电压范围等方面的主要技术指标。本研究中，笔者在介绍数据采集技术的一些基本概念的基础上，重点讨论高速数据采集系统的设计和实现，并对系统的ADC动态特性进行了分析。
1、数据采集基本技术
所谓数据采集，是指采集一些模拟信号（模拟量）将其转换为数字信息（数字量），然后再经储存、处理及显示的整个过程。如下图1-1为典型的数据采集系统框图。
如上图1-1所示，我们假设通过数据采集系统采集多路模拟量，对A/D转换器与各路模拟量之间的通道采用模拟多路开关进行轮流切换，从而使其在一个特定的时间内，只有一路模拟量信号能够输入到A/D转换器，以此达到分时转换的目的。A/D转换器为采样通道的核心，它决定着数据采集的精度和速度这两大指标因素。
1.1数据采集的相关参数分析
数据采集中所涉及到的采样定理、编码、量化过程及误差、采样方式等数据采集中的一些基本概念，以下将进行分析介绍。
（1）信号采样、量化及编码
通常一个带宽模拟信号x（t）根据采样定理限制在0～fm，均匀采样值由唯一的一系列时间间隔不大于1/2fm秒进行确定。这在信号为最高频率的情况下，相当于每一周期提最采样值最少要两个，Xs（nT）为设采样后所得到的采样信号，采样间隔为Ts。
（1―1）
在实际工程中，有实时采样和等效时间采样两种基本的数字化采样方式。
量化就是比较信号的量化电平与幅度值，然后决定是否取舍。量化电平一般用Q来表示，有：
（1―2）
其中Vm为满量程电压，N为数字信号的二进制位数
在实际量化过程中，码位扩展有一定的限度，有一定的误差是难免的，这就使量化过程中必须引入这种不定因素。而量化误差也这就是引入这种不定因素所带来的误差，也称量化噪声。一般记为：
（1―3）
式中为模拟信号的采样值，为量化信号值。
编码是指用相应的二进码来表示量化后的离散量。在数据采集中，双极性电压输入信号和单极性电压输入信号为被采集的主要模拟信号。因此，相应的双极性二进制编码和单极性二进制编码为所对应的二进制编码。
（2）A/D转换器的位数、量化信噪比以及采样频率的关系
ADC的分辨率为模数转换器的位数，在量化电平公式中，模数转换器的位数以N表示，因此模数转换器的位数越多的情况下，量化信号的每个台阶就反之越小，从而使模拟信号就更加接近。
在量化信噪比公式中：（S/N）dB=10lg（S/N）=6n+10`8，量化信噪比与模数转换位数n之间的关系从上式中可以看出，量化位数每增加一位，信噪声比就会增加6DB，表明量化误差反而在减小。对此，如果要将量化噪声减小到允许的范围可以选择高分辨率的模数转换器。
1.2数据采集系统中信息传输方式
采集系统中，通常微机与名部硬件之间传送的控制信息主要分为查询方式、DMA方式及中断方式这三种。其中，查询方式是指主机对来自外部的查询信号通过不停检测来决定数据是否开始传送数据。在采信系统中，为确定采样、量化及编码过程是否结束，其主要是通过检测A/D转换状态，这种方式具有软件程序设计及硬件设计简单等优点，这种方式也被用于下文的基于ISA总线的高速数据采集系统的设计中。中断方式和DMA方式的效率都比查询方式高，但二者的硬件设计复杂[1]。
2、高速数据采集系统的设计
本设计的采集速率达50MSPS，存储器存储速率不超过20ns，其单次采样数据量达4KX8。输入模拟信号幅度范围：-4V～+4V；采用查询方式传输数据、I、Q正交双通道及软件触发方式。
2.1系统硬件构成及工作过程
高速数据系统的设计主要是设计和选择数据存储和A/D转换这两大模块，以及对接口电路的设计。下图2-1为本系统的硬件框图。
以下为采集系统的工作过程：
首先，将模拟信号发送到前端运放，并对前端运放AD9617进行调节，以确保模拟信号幅度范围能够达到模数转换器AD9012的要求，并调查节稳定参考电压产生的电路和滞后控制电路降低A/D转换器的干扰性。
然后，对于是否发送编码脉冲和存储器写脉冲主要由接口控制程序发出控制信息CONV所决定，开始编码，并在存储器FIFO中写上8位编码值，再查询FIFO是否写满，在写满的情况下对输出使能、读使能及读时钟信号进行发送，以文件的形式将存储器FIFO中的数具存储到计算机，以备后续使用。
2.2硬件功能模块分析
（1）电平偏置增益调节电路
宽带高速运算放大器AD9617为该电路的核心。通常它的小信号带宽能达到190MHZ（Av=3v），而大信号带宽能达到150MHZ（4v p-p），建立时间很短10ns。该运放采用的是电流反馈，其优点是具有有良好的直流精度、高频动态特性及低频线性特性。
（2）高速模数转换模块
AD9012为本电路所选用的高速模数转换器，安是闪电式8位ADC，并兼容TTL电路。其中采样频高高是闪电式ADC的一个主要特点，AD9012的采样速度最高为75MS/s。
这里先对闪电式ADC的内部结构作进一步介绍，如下图2-2所示。当2N-1个带锁存器的比较器中同时输入了待转换的模拟信号，从电阻分压器中得到每个比较器的参考电压，与相邻的下一个参考电压相比，每个比较器的参考电压都会高出1个LSB。在各个比较器的输入端口出现输入的模拟信号时，与参考电压相比，比参考电压低的比较器所输入的逻辑为“0”，而比参考电压高的比较器所输出的逻辑为“1”。将这些逻辑结果输送到译码逻辑电路，然后再以二进制的形式输送到片内输出寄存器。在采样时钟的控制下，闪电式ADC的比较器主要有两种状态：一是比较器跟踪输入信号，二是锁存状态。译码器的输出在比较器的输出变化时是无效的，比较器在采样时钟信号变换到逻辑电平时会进入到锁存状态，而这时比较器的输出是有效的，也就好比是一个采样/保持放大器[2]。
下图2-2为该模块转换器AD9012的内部结构，由于有片内输出锁存器，因此外部锁存器不需要，这在一定程度上精简了电路设计；通常情况下，输入信号要求是单极性负输入电压信号，并要求达到低功耗，编码速率达到100MSPS，输入端电容为16pF；满量程范围是-2.0V～0V；其参考电压应为-2.0V，因此A/D能够支持宽带信号，稳定参考电压产生电路如以下所述。
（3） A/D的电路模块
滞回控制电路。在滞回控制电路中，因AD9012自身带有滞回的控制脚，由于其作为内部比较器的附加输入级，因此其外部的控制电压范围保持在-5.2V～-2.2V为宜，这样便可为内部比较器（0mV、10mV）提供附加的滞回特性，从而实现对滞回控制管脚的有效调节，最终将有助于改善设备在恶劣环境及噪音情况下的抗干扰能力。此类电路只需要改变电阻便可实现，其可有效满足-5.2V～-2.2V之间的电压范围[3]。
稳定参考基准电压产生电路。下图2-3为电路实现图，设计该电路主要是因必须由外部提供模数转换器AD9012的参考电压，它的核心是高性能内部补偿型运放AD741，防止运用深负反馈时而产生自激是其内部电容补偿的主要目的，将参考源输入到正极端，其参考源主要是通过一恒流源经可变电阻分压实现，同时根据运放的深负反馈时的虚开路和虚短路特性，从而使正端与负端的电压相等，一般正端电压可调节至-2V。因AD9012内的分压电阻串的电阻值较小，就会有较大的驱动电流产生，为起到带载扩流作用，而在电路中使用了缓冲三极管2N3960。
时钟整形延时控制电路。为使AD9012所需的编码脉冲的平整性得到保障，将添加一个与门在晶振输出后面，图2-1中的CONV信息就是与门的另一个输入信息，其作用在于控制编码开关。同时在另一个与门输入编码脉冲，从而产生一个写时钟信号WCLK。
（4）存储器模块
由于计算机ISA总线数据传输速率低于前端模数转换器输出数据的速率，因此对于数据缓冲区的设置在系统构成中应先考虑。静态存储器RAM在过去的数据采集系统中较为多用，这里的数据存储器选用的是先进先出器件（FIFO），其最大优点在于使用比较方便，连接也很简单，并由写时钟和写使能控制输入端，由读时钟和读使能控制输出端[4]。另外，对于数据满空状态的状态标志位信息还可以通过FIFO反映出来，方便于控制是否读写，并且还省去了存储器所需要的地址线，主要是顺序读写的原因，不仅方便于布线，还能简化系统，有效的降低成本。
（5） 接口控制模块
接口控制模块是是计算机与存储器FIFO之间实现信息传输的桥梁，控制信息由计算机通过接口电路发送给FIFO，再由FIFO通过接口发送数据信息和状态信息。
2.3系统软件编程
实现计算机与后面硬件电路通信是系统软件设计的主要目的。包括控制各部分硬件工作、发送控制信息、接受数据信息和状态信息等。接口软件所采用的是模块化编程，提示用户在进入界面后选择保存采集数据的文件名和采集通道，然后会直接跳转到另一条通道的采集子程序，而设计采集子程序是最关键的。
在采集子程序中，首先将控制信息寄存器进行初始化，并复位存储器的FIFO，之后再将控制信息CONV发送出去，确保FIFO与编码脉冲有效，然后进行采集，在采集的过程中对状态信息进行查询，若FIFO没有写满的情况下应继续尽心循环采集，而写满的情况下应将写时钟关闭；接着通过FIFO读数据，但要确保输出使能信号OE与读使能信号REN都有效，并对读时钟进行循环发送，将PORT2口中的数据读入内部缓冲去，之后在先前定义的文件名中写这些采样数据，进行保留，以备后续调用处理，比如在计算机上显示其采集的波形[5]。
2.4数据采集有效位的测试
近些年来，经过测试高速系统的动态性能，针对基于正激励的方法已经发展了很多种。这里所采用的FFT测试方法，对10MHZ的正弦信号在50MHZ采样频率下完成了有效位的动态测试和信噪比。
针对满量程正弦输入，可以得出RMS信号对量化噪声的信噪比在理论上的关系式：
SNR=6.02N+1.76dB （2―1）
当对输入信号过采样的时候，公式2-1应该加以修正为：
SNR=6.02N+1.76dB+10log10 （fs/2fa） （2―2）
其中：采样频率以fs表示；ADC比特数以N表示；模拟信号带宽以fa表示
对采集到的信号利用FFT测试方法在数据中取一段时间对其长度进行记录，在加以海宁窗之后，进行FFT处理。式2-3计算出实际的信噪比SNRr。
SNRr=20log10 [] （2―3）
利用实测的信噪比，带入公式2-2就可以求得有效比特位ENOB为：
ENOB=
最后根据上面公式用MATLAB计算，其信噪比SNRr为49.317，有效比特位ENOB位7.2位。模数转换器提供的 ENOB为7.5位。基本上满足了器件的性能指标。说明其硬件设计达到了设计者的要求。
3、结束语
在本文研究中，笔者所设计的高速数据采集系统是基于ISA总线，采用了目前应用比较广泛的先进先出（FIFO）、A/D转换器，该系统的数据采集频率可达到50MHz，同时在数据采集与主机异步数据传送时采用I、Q正交双通道结构；系统设计完成之后分析系统的ADC动态特性，分析结果显示系统数据采集完全满足预期设计标准。