基于FPGA+DSP的数字中频收发机的设计

开篇：润墨网以专业的文秘视角，为您筛选了一篇基于FPGA+DSP的数字中频收发机的设计范文，如需获取更多写作素材，在线客服老师一对一协助。欢迎您的阅读与分享！

摘 要： 基于数字下/上变频的原理，以fpga+dsp为核心提出了一种高性能数字中频收发机的实现方案。首先阐述了直接数字下变频和数字上变频的实现原理，提出了延时校正滤波器的设计方法和滤波系数。之后探讨了模数转换器采样电路、数字下/上变频的FPGA设计逻辑、DSP数据读写和处理流程、数模转换器转换及滤波电路的实现方法。最后对实际系统进行了回环测试，测试结果表明该系统具有良好的实时性。

关键词： 数字中频收发机； FPGA+DSP； 数字下变频； 数字上变频

中图分类号： TN85?34 文献标识码： A 文章编号： 1004?373X（2016）15?0078?03

Abstract： On the basis of the theories of digital down?conversion （DDC） and digital up?conversion （DUC）， a high?performance digital intermediate frequency （IF） transceiver is proposed， which takes FPGA+DSP as the core. The implementation theories of direct DDC and DUC are expounded， and the design method and filtering coefficient of the delayed correcting filter are put forward. And then the implementation methods of ADC sampling circuit， FPGA design logic of DDC/DUC， DSP data read?write and processing flow， DAC conversion circuit and filtering circuit are discussed. The actual system was tested with loopback mode. The test results prove that the system has good real?time performance.

Keywords： digital IF transceiver； FPGA+DSP； DDC； DUC

0 引 言

目前，无线电通信领域存在着多种通信体系并存的现象，并且各种标准竞争激烈，频率资源紧张[1]。未来的无线通信设备需要充分利用频率资源，将多种无线通信系统融合到一起，适应各种标准，从而实现多频段多模式，而数字中频技术为解决这些问题提供了有效的方法。

数字中频技术能够在同一硬件平台上通过重新配置软件实现对不同体制和模式的通信数据的处理，具有很好的通用性和灵活性，并使系统更易于互联和升级，而软件无线电为数字中频的实现提供了一种思路。

软件无线电是基于通用的硬件平台，用软件实现无线通信的一门技术，由于其具有很强的开放性和可重构性，从而在无线通信领域得到了广泛的应用[2]。理想情况下，软件无线电要求ADC，DAC等器件直接工作在射频频段，目前，受成本和技术条件的限制，在设计收发机时一般采用两级混频结构[3]：射频频段的混频在模拟域实现，中频频段的混频在数字域实现。本文针对中频信号的数字域处理，基于FPGA+DSP提出了一种高性能数字中频收发机的方案。

1 理论分析

数字中频模块的主要功能是实现数字信号在基带和中频之间的转换；同时为了减轻DSP的处理压力，数字中频处理还起到了采样率转换的作用。与传统的模拟收发机相比，数字中频收发机主要有以下几方面的优点：

（1） 减少了模拟电路的非线性失真、增益变化、温漂和直流漂移等影响；

（2） 体积小、重量轻，便于生产和调试；

（3） 采用数字混频实现正交解调，几乎可以做到绝对正交，并避免了模拟混频产生的寄生信号和交调失真；

（4） 参数配置灵活，数据能灵活处理和长期保存。

其中，数字中频模块由数字下变频器和数字上变频器两部分构成，数字下/上变频的实现方案如图1所示。

1.1 直接数字下变频

数字下变频的主要目的是经过数字混频将A/D转换输出中频信号搬移至基带，然后通过抽取、滤波完成信道提取任务。

1.2 I，Q两路基带信号延时校正滤波

本文讨论的数字中频收发机的中频[f0=]120 MHz，带宽[B=]40 MHz。取[m=1，]则采样频率[fs=]160 MHz。在设计延时校正滤波器时，首先基于Parks?McClellan准则[5]设计了归一化通带截止频率[π8、]阻带截止频率[π4、]通带起伏0.1 dB、阻带衰减60 dB的48阶FIR原型滤波器，再抽取成4组多相分支滤波器。由于第1，3组分支滤波器具有线性相位，而且群延迟分别为5和5.5个时钟周期，因此将第3，1组系数分别用作I，Q两路的延时校正滤波。I，Q两路的滤波系数如表1所示。

1.3 数字上变频

数字上变频器完成信号从基带到中频的转换，同时将基带采样率提高到系统要求的采样率上。

数字上变频的实现过程：首先对基带信号的同相和正交分量做四倍内插。在相邻采样点间插入3个零值点后，信号的频谱范围由[-π，π]压缩为[[-π4，π4]]。为滤除[[-π4，π4]]之外的频谱，需对内插后的信号低通滤波。由于信号的中频为零，带宽[B=]40 MHz，采样频率[fs=]320 MHz，本文基于Parks?McClellan准则设计了归一化通带截止频率[π8，]阻带截止频率[π4，]通带起伏0.1 dB、阻带衰减120 dB的96阶FIR低通滤波器。在完成内插和低通滤波后，基带信号的同相和正交分量分别与120 MHz正交载频信号相乘，载频信号基于查表法由NCO产生。相乘后的两路信号求和，即得到数字上变频后的中频信号。

2 系统的软硬件设计与实现

系统的中频回波从SMA接头输入，由ADC采样电路完成模数转换后传送给FPGA；采样信号在FPGA内部首先完成数字下变频，然后通过EMIF接口传数给DSP；DSP先将数据存储到DDR2，再根据需要将数据读入内存进行处理，处理后通过EMIF接口传数给FPGA；数据在FPGA内部完成数字上变频，完成DAC数模转换和带通滤波后，从SMA接头输出，从而完成数字中频的收发。系统总体结构框图如图2所示。

2.1 ADC采样电路

中频信号从SMA接头输入后，首先由ADC采样电路进行模数转换。其中，ADC选用ADS62P49，最高采样率可达250 MSPS，支持DDR LVDS和并行CMOS两种输出模式[6]。ADC的模拟工作电压为3.3 V，数字工作电压为1.8 V；工作时钟由FPGA提供，可根据需要灵活配置，本系统设定采样频率为160 MHz；为保证ADC与FPGA间的数据传输可靠性，输出模式采用DDR LVDS。电平转换电路采用SN74AVCH4T245，以保证ADC（1.8 V）与FPGA（2.5 V）相连的I/O电平兼容。

2.2 FPGA设计

中频信号在数模转换后输入到FPGA。本系统的FPGA选用Xilinx生产的XC4VSX55，这是一款适用于高性能信号处理应用的FPGA，拥有Virtex?4 SX系列中最丰富的DSP单元和RAM资源[7]。FPGA内部的逻辑结构基于VHDL编程实现，其结构主要分为四部分：数字下变频模块、EMIF接口逻辑、数字上变频模块、FPGA工作状态寄存器。

2.3 DSP设计

本系统中，DSP负责读取、存储、处理、回送FPGA预处理过的数据，并监控FPGA的工作状态。DSP选用TMS320C6455，这是TI C6000系列的一款高性能单核定点DSP，在1.2 GHz的时钟频率下处理性能[8]可达9 600 MIPS。DSP的软件流程基于C编程实现，由初始化配置和数据读写操作两部分组成，如图3所示。

2.4 DAC转换与滤波电路

FPGA完成数字上变频后，由DAC进行数模转换。DAC选用AD9736，这是Analog Devices生产的一款14位高速数模转换器，在DDR LVDS模式下，最高转换速率可达1 200 MSPS[9]。DAC的工作电压有3.3 V和1.8 V两种，数据接口采用DDR LVDS模式。时钟方面，首先用ICS8442将20 MHz晶振时钟倍频至320 MHz，滤波后作为AD9736的数模转换时钟；AD9736将该时钟二分频，输出给FPGA作为数字上变频模块的时钟源；FPGA再回送160 MHz的数据时钟给AD9736。数模转换完成后，采用变压器ETC?1?13将差分信号转换成单端信号，再以变压器ADT?1T?1P将该信号隔离、放大，最后用三阶LC带通网络滤波，由HMC599ST89E放大后从SMA头输出。

3 系统测试

为检测系统的可用性，对系统进行回环测试：用Matlab生成脉宽为128 μs、带宽为40 MHz、采样频率为80 MHz的零中频LFM信号，随DSP程序烧写到FLASH中。上电后DSP从FLASH读取该信号并写入DDR2。数据写入完成后，DSP从DDR2读取该数据，发送至FPGA的DA_RAM中，然后使能DA发数。系统回环测试结果如图4所示。图4中（a）图是用ChipScope抓取的DA_RAM中的部分基带信号波形。基带信号在FPGA内部完成数字上变频，产生LFM中频信号。图4（b）是用示波器抓取的中频信号截图，该信号峰峰值为384 mV，脉宽为128 μs，频率随时间从100 MHz线性增加到140 MHz。将D/A输出与A/D输入通过同轴线相连，把中频信号引入ADC采样电路，在FPGA内部完成数字下变频。图4（c）是用ChipScope抓取AD_RAM_1中的部分基带信号波形，可见数字上/下变频前后，基带信号的包络随频率增加有所衰减，但相位基本保持不变，这表明该系统能准确、高效地实现数字下/上变频和基带数据处理，并有很强的适应性。

4 结 论

数字化、软件化是当前通信技术发展的必然趋势，本文借鉴软件无线电的思想，利用大规模FPGA和高速DSP提出了一种基于FPGA+DSP的高性能数字中频收发机的实现方案，并对实际系统进行了回环测试，测试结果表明该系统能高效地实现数字下/上变频和基带数据处理，并有很强的适应性，可灵活配置，容易实现宽带和多信道化，非常适合目前软件无线电硬件平台设计，具有广泛的应用前景。

参考文献

[1] 吴边.数字中频扩频收发机的关键技术研究及FPGA实现[D].南京：南京航空航天大学，2004.

[2] 杨小牛，楼才义，徐建良.软件无线电原理与应用[M].北京：电子工业出版社，2001.

[3] 许小剑，黄培康.雷达系统及其信号处理[M].北京：电子工业出版社，2010.

[4] PELLON L E. A double Nyquist digital product detector for quadrature sampling [J]. IEEE transactions on signal proces?sing， 1992， 40（7）： 1670?1681.

[5] PARKS T W， BURRUS C S. Digital filter design [M]. New York： John Wiley & Sons， 1987.

[6] Texas Instruments Inc. Dual channel 14/12 bit， 250/210 MSPS ADC with DDR LVDS and parallel CMOS outputs [EB/OL]. [2009?11?03]. http：///lit/ds/symlink/ads62p28.pdf.

[7] Xilinx Inc. Radiation?hardened， space?grade Virtex?4QV family overview [EB/OL]. [2010?05?04]. http：///support/documentation/data_sheets/ds192_V4QV_Device_Overview.pdf.

[8] Texas Instruments Inc. TMS320C6455 fixed?point digital signal processor [EB/OL]. [2005?07?12]. http：//www.gaw.ru/pdf/TI/micros/tms320/TMS320C6455.pdf.

[9] Analog Devices Inc. AD9736/AD9735/AD9734 [EB/OL]. [2004?06?10]. http：///media/en/technical?documentation/data?sheets/AD9734_9735_9736.pdf.