HDB3编译码电路的FPGA设计

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摘 要：hdb3码(3阶高密度双极性码)保持AMI码极性反转的特点，减少连0串的长度，有利于提取定时信息，广泛用于数字通信系统中。针对现有HDB3编码器中存在编码复杂、输出延时长等缺点，设计一种统一位置判断和极性判断的HDB3编码器，并从实际应用出发，将误码检测和位同步提取融入译码器芯片中。仿真和实测表明，编译码功能正确，且相对延时较小、灵活性高，具有实用价值。

关键词：HDB3码；编译码器；FPGA；VHDL

中图分类号：TN79 文献标识码：B 文章编号：1004373X(2008)1600102

Design of HDB3 Codec Based on FPGA

LU Jingqi

(College of Zhongshan,University of Electronic Science & Technology of China,Zhongshan,528402,China)

Abstract：The HDB3 code(high density bipolar order3 encoding) keeps the feature of polarity inversion of AMI code,which reduces the length of zeros,therefore beneficial for extraction of timing message.To solve the drawbacks of the existing HDB3 encoders,a HDB3 encoder based on block encoding unified polarity judgement and position polarity judgment is proposed.Besides,a HDB3 decoder which contains error detection and timing message distiller is also discussed from the practical view.Simulation and practice results show the new HDB3 Codec have a right function and can be applied to actual circuits.

Keywords：HDB3;codec;FPGA;VHDL

目前，信道编码被广泛地应用于数字通信、图像处理系统中，成为数据传输中不可缺少的部分。HDB3(High Density Bipolar)码是AMI码的改进型，具有无直流分量，少低频分量，易于提取位同步信号并具有内在的检错能力等优点，成为广泛应用于基带传输系统中的码型，ITUT G.703规定：2 Mb/s，8 Mb/s和34 Mb/s的数字接口均采用HDB3码，因此设计一个稳定的HDB3码的编译码器就显得很有价值。市场上虽有专用的CD22103A芯片，但是该芯片只具有编译码功能，在使用时需另配位同步提取和电压极性转换电路，不利于系统的集成。本文从HDB3的编码原理着手，设计了一种基于fpga的统一位置判断和极性判断的HDB3编码器，并从实际应用及FPGA结构出发，将误码检测和位同步提取融入译码器芯片中。

1 HDB3编码规则

从二进制的NRZ消息代码到HDB3码的编码规则.\是：

(1) 当NRZ码序列中连续出现‘0’的个数小于4个时，按AMI码规则进行编码，即将‘1’码变为‘+1’,‘-1’交替脉冲；

(2) 当代码序列中出现4个或4个以上的连‘0’码时，则将连‘0’段按4个‘0’分节，即“0000”为一节，并使第4个‘0’码变为‘1’码，用V脉冲表示，且V脉冲的极性与前一个‘1’脉冲的极性相同，称V为破坏码，“000V”为破坏节。

(3) 如果所得序列中相邻2个破坏码V间‘1’脉冲的个数为偶数，则还需将破坏节中的第一个‘0’码变为‘1’码，用B脉冲表示。此时破坏节就变为“B00V”形式。B脉冲的极性与其前一个‘1’脉冲的极性相反，而与其后的V脉冲极性相同。

2 HDB3编码部分

编码部分的模块如图1所示，其中关键部分是BV码元判决和BV极性判决2部分电路。

2.1 BV码元判决

将编码后的信码‘1’、补信码‘B’和破坏码‘V’都看作是‘1’码。根据编码规则，‘V’必须与前一‘B’同极性，如果条件不满足，则必须插入与‘V’同极性的补信码‘B’。因此，当遇到4个连‘0’时，除了第一个4连‘0’固定用“000V”取代外，取代节“B00V”或“000V”的选取由前一B，V的极性是否相同来判决。

2.2 BV极性的判决

根据编码规则，HDB3码序列中的‘B’和‘V’都应保持极替变化的规律，并且应该保证‘V’与前一‘B’同极性，利用这一性质，很容易实现正负极性码元的分开。从FPGA输出的P1，N1信号经过单－双极性变换电路(如CC4052四选一开关)合成一路双极性脉冲序列，即HDB3码序列。

3 HDB3译码部分

相对于编码，HDB3译码较为简单，从实用性的角度出发，在译码电路部分融入误码检测和位同步提取电路，总体框图如图2所示。

3.1 误码检测

由于HDB3码具有一定的内在检错能力，因此从实用性考虑，设计此部分电路。当输入码元序列中连续出现3个以上的′0′码，或同极性码元连续到达的个数大于2个时，均表示接收到的编码或位同步提取出错，ERROR输出为高电平。

3.2 位同步提取电路

位同步提取是否正确是译码器能否正确译码的关键。基于FPGA强大的逻辑宏单元，本设计考虑将位同步提取集成于译码器内部，通过应用FPGA的LPM宏模块，配置数字锁相环，实现片内位同步提取，提高系统的集成度。

3.3 取代码译码部分

从编码原理看出，每一破坏符号总是与前一非‘0’符号同极性，因此，从收到的符号序列中很容易找到破坏点V，从而用“0000”取代消息码，再将所有的+1，-1变成‘1’后便得到原信息代码。

4 FPGA仿真实现

在QuartusⅡ开发平台下，完成上述原理的HDB3编译码器的仿真。通过在仿真文件中加载不同的激励，输出波形完全符合HDB3码的编码要求，仿真波形如图3,图4所示。

5 结 语

经过仿真分析和实际测试，该编译码器能够正常工作，达到预期的效果。本设计通过编码分组保持码元的极替变换，通过极性生成完成取代节的定位和选取，并在译码单元从实际应用出发，集成误码检测和位同步提取电路，具有消耗资源较少、电路简单等优点。若修改本地时钟频率，并且和可编程逻辑结合，还可用于其他速率的实际通信编码电路中，比专用芯片成本低、集成度更高、更加灵活。

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