光刻技术的基本原理
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光刻技术的基本原理范文第1篇
关键词：量子阱；器件；红外探测器；激光器；
1 引言
量子阱器件，即指采用量子阱材料作为有源区的光电子器件，材料生长一般是采用MOCVD外廷技术。这种器件的特点就在于它的量子阱有源区具有准二维特性和量子尺寸效应。二维电子空穴的态密度是台阶状分布，量子尺寸效应决定了电子空穴不再连续分布而是集中占据着量子化第一子能级，增益谱半宽大为降低、且价带上轻重空穴的简并被解除，价带间的吸收降低。
2 量子阱器件基本原理
2.1 量子阱基本原理[1]
半导体超晶格是指由交替生长两种半导体材料薄层组成的一维周期性结构.以GaAs／AlAs半导体超晶格的结构为例:在半绝缘GaAs衬底上沿[001]方向外延生长500nm左右的GaAs薄层，而交替生长厚度为几埃至几百埃的AlAs薄层。这两者共同构成了一个多层薄膜结构。GaAs的晶格常数为0.56351nm，AlAs的晶格常数为0.56622nm。由于AlAs的禁带宽度比GaAs的大，AlAs层中的电子和空穴将进入两边的GaAs层，“落入”GaAs材料的导带底，只要GaAs层不是太薄，电子将被约束在导带底部，且被阱壁不断反射。换句话说，由于GaAs的禁带宽度小于AlAs的禁带宽度，只要GaAs层厚度小到量子尺度，那么就如同一口阱在“吸引”着载流子，无论处在其中的载流子的运动路径怎样，都必须越过一个势垒，由于GaAs层厚度为量子尺度，我们将这种势阱称为量子阱.
当GaAs和AlAs沿Z方向交替生长时，图2描绘了超晶格多层薄膜结构与相应的的周期势场。其中a表示AlAs薄层厚度(势垒宽度)，b表示薄层厚度(势阱宽度)。如果势垒的宽度较大，使得两个相邻势阱中的电子波函数互不重叠，那么就此形成的量子阱将是相互独立的，这就是多量子阱。多量子阱的光学性质与单量子阱的相同，而强度则是单量子阱的线性迭加。另一方面，如果两个相邻的量子阱间距很近，那么其中的电子态将发生耦合，能级将分裂成带，并称之为子能带。而两个相邻的子能带
之间又存在能隙，称为子能隙。通过人为控制这些子能隙的宽度与子能带，使得半导体微结构表现出多种多样的宏观性质。
2.2 量子阱器件[2]
量子阱器件的基本结构是两块N型GaAs附于两端，而中间有一个薄层，这个薄层的结构由AlGaAs-GaAs-AlGaAs的复合形式组成，。
在未加偏压时，各个区域的势能与中间的GaAs对应的区域形成了一个势阱，故称为量子阱。电子的运动路径是从左边的N型区(发射极)进入右边的N型区(集电极)，中间必须通过AlGaAs层进入量子阱，然后再穿透另一层AlGaAs。
量子阱器件虽然是新近研制成功的器件，但已在很多领域获得了应用，而且随着制作水平的提高，它将获得更加广泛的应用。 3 量子阱器件的应用
3.1 量子阱红外探测器[3]
量子阱红外探测器(QWIP)是20世纪90年展起来的高新技术。与其他红外技术相比，QWIP具有响应速度快、探测率与HgCdTe探测器相近、探测波长可通过量子阱参数加以调节等优点。而且，利用MBE和MOCVD等先进工艺可生长出高品质、大面积和均匀的量子阱材料，容易做出大面积的探测器阵列。正因为如此，量子阱光探测器，尤其是红外探测器受到了广泛关注。
QWIP是利用掺杂量子阱的导带中形成的子带间跃迁，并将从基态激发到第一激发态的电子通过电场作用形成光电流这一物理过程，实现对红外辐射的探测。通过调节阱宽、垒宽以及AlGaAs中Al组分含量等参数，使量子阱子带输运的激发态被设计在阱内(束缚态)、阱外(连续态)或者在势垒的边缘或者稍低于势垒顶(准束缚态)，以便满足不同的探测需要，获得最优化的探测灵敏度。因此，量子阱结构设计又称为“能带工程”是QWIP最关键的一步。另外，由于探测器只吸收辐射垂直与阱层面的分量，因此光耦合也是QWIP的重要组成部分。
3.2 量子阱在光通讯方面的应用
光通信是现代通信的主要方式，光通讯的发展需要宽带宽、高速、大容量的光发射机和光接收机，这些仪器不仅要求其体积小，质量高，同时又要求它成本低，能够大规模应用，为了达到这些目的，光子集成电路(PIC’S)和光电子集成电路(OEIC’S)被开发出来。但是，通常光子集成电路和光电子集成电路是采用多次光刻，光栅技术、干湿法腐蚀技术、多次选择外延生长MOCVD或MBE等复杂工艺，从而可能使衔接部位晶体质量欠佳和器件间的耦合效率低下，影响了有源器件性能和可靠性。
近20年来发展了许多选择量子阱无序或称之为量子阱混合(QWI)的新方法，目的在于量子阱一次生长(MOCVD-QW)后，获得在同一外延晶片上横向不同区域具有不同的带隙、光吸收率、光折射率和载流子迁移率，达到横向光子集成和光电子集成的目的，这样就避免了多次生长和反复光刻的复杂工艺。
4 结语
半导体超晶格和量子阱材料是光电材料的最新发展，量子阱器件的优越性使得它活跃在各种生产和生活领域。目前，在光通信、激光器研制、红外探测仪器等方面，量子阱器件都得到了广泛的应用。随之科学技术的不断进步，我们相信，半导体超晶格和量子阱材料必然在更多领域发挥其独特的作用。
参考文献：
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光刻技术的基本原理范文第2篇
1无掩膜电化学微/纳米加工技术无掩膜电化学微/纳米加工技术是基于微/纳米电极针尖或针尖阵列的扫描探针显微镜(SPM)技术，包括电化学扫描隧道显微镜(EC-STM)和电化学原子力显微镜(EC-AFM)、超短电压脉冲技术(US-VP)、扫描电化学显微镜(SECM)、扫描微电解池(SMEC)等，加工的精度由针尖电极的尺寸决定。无掩膜技术的优点在于所加工的三维结构的尺度和精度可以达到微/纳米级别，缺点是材料去除率低以及加工效率低。
1．1电化学扫描探针显微镜(EC-SPM)电化学扫描隧道显微镜由Kolb课题组于1997年提出。与“蘸水笔”技术很类似，首先在STM探针上沾上带有Cu2+的溶液，再移到金基片上通过电沉积形成铜纳米团簇。此方法的加工精度非常高，团簇的直径一般在亚纳米级别，高度可以控制在几个纳米［7］。然而，由于很多金属的还原电位低于氢析出电位，很难在水溶液中通过电沉积的方法得到纳米团簇或微/纳米结构。最近，厦门大学毛秉伟教授课题组在室温离子液体环境中电沉积得到了活泼金属锌和铁的纳米团簇图案［8-10］。原子力显微镜与电化学联用可以达到类似的结果。虽然单点加工作业效率低，但是由于金属的电沉积速度很快，如果采用阵列SPM探针，可以大幅度提高加工效率。EC-SPM最大的不足在于SPM的扫描行程非常有限，因此加工的尺度范围很小。目前本课题组正在研发大行程(100mm×100mm)的EC-SPM技术。
1．2超短电压脉冲技术Schuster发展了超短电压脉冲技术(USVP)，将微/纳米电极、电极阵列或者带有三维微结构的模板(工具)逼近待加工的导电基底(工件)，然后在针尖与基底之间施以纳秒级电压脉冲。由于电极/溶液界面的时间常数为双电层电容和工具与工件之间溶液的电阻的乘积(τ=RCd)，而后两者与工具和工件之间的距离有关，所以在工件与工具之间施加纳秒级的电势脉冲时，只有距离工具最近的工件部位发生阳极溶解，从而得到尺度可控的微型结构［11］。本质上讲，这种技术具有距离敏感性，加工的精度较高。我国已有研究人员正在开展这种技术的研究［12］。
1．3扫描电化学显微镜扫描电化学显微镜(SECM)是一种以超微电极或纳米电极为探针的扫描探针技术，由一个三维精密定位系统来控制探针电极与被加工基底之间的距离，通过在针尖与基底之间局部区域激发电化学反应，可以获得各种微结构图案。该技术通过电流反馈原理定位微/纳米电极针尖，与STM和AFM相比，虽然空间分辨率有所降低，但是化学反应性能得到增强，大大拓展了微/纳米加工的对象，成为一种重要的微/纳米加工技术。SECM在微/纳米加工中的应用详见文献［13］。
1．4扫描微电解池扫描微电解池(SMEC)是利用毛细管尖端的微液滴与导电工件形成接触，对电极插入到毛细管中与导电的加工基底构成微电解池，并以该微电解池作为扫描探针。由于电化学反应被限制在微液滴中，因此微液滴的尺寸决定了加工的精度［14］。近期的研究结果表明，通过该方法可以制作形状可控的铜纳米线，在微电子元器件的焊接技术中表现出显著的优势［15］。我们课题组采用该方法合成了各种微/纳米晶体或聚合物功能材料，用于构筑电化学功能微器件［16-17］。
2掩膜电化学微/纳米加工技术掩膜微/纳米加工技术包括LIGA技术、EFAB技术、电化学湿印章技术(EC-WETS)和电化学纳米印刷技术。这些加工技术的主要原理都是将电化学反应控制在具有预设微/纳米结构的掩模内。工件通常是导电的，同时也作为电极。LIGA和EFAB技术需要通过光刻在工件上形成微结构，然后通过电沉积方法在其间得到金属微/纳米结构。电化学湿印章技术和电化学纳米压印技术使用的是凝胶或固体电解质模板，模板与工件接触，利用电沉积或刻蚀形的方法形成所需的微/纳米结构。
2．1LIGA技术LIGA(德语Lithographie，Galvanoformung，Abformung的缩写)是一种加工高深宽比微/纳米结构的方法［18-20］。先在导电基底上涂覆一层光刻胶，通过光刻曝光后形成高深宽比的微/纳米结构;然后在含有微/纳米结构的光刻胶模板上电沉积金属，去除光刻胶后得到金属微/纳米结构。获得的金属微/纳米结构还可以进一步作为加工塑料和陶瓷材料工件的模板。LIGA加工的深宽比可以达到10～50，粗糙度小于50nm。该技术使用的X射线曝光光源价格昂贵，而紫外曝光工艺又受相对较低的加工深宽比的制约。另外，如何在有较高深宽比的光刻胶微/纳米结构中实现高质量的电铸也是需要解决的问题。
2．2EFAB技术EFAB(ElectrochemicalFabrication)是由美国南加州大学AdamCohan教授提出的一种微/纳米加工方法［21-23］。EFAB技术首先利用CAD将目标三维微/纳米结构分解成容易通过光刻加工的多层二维微/纳米结构;然后将设计好的微/纳米结构层和牺牲层一层一层地沉积于二维光刻胶模板中;去掉光刻胶模板和牺牲层金属就可以得到所需的微/纳米结构。每一个电铸层都要求高度的平坦化，以确保下一步工艺的质量。化学抛光(CMP)是常用的抛光方法，但是其价格昂贵，大大增加了工艺成本。另外，逐层加工对多层结构之间的精确对准有着很高的要求，任何两层之间的对准错误都将会导致整个微/纳米加工流程失败。2．3电化学湿印章技术Grzybowski提出了一种利用含有刻蚀剂和微结构的凝胶模板来实现导体或半导体材料的化学刻蚀技术［24］。我们课题组采用琼脂糖凝胶模板作为电解质体系，提出了EC-WETS技术，通过电沉积、阳极溶解或化学刻蚀等途径实现微/纳米结构的加工［25］。目前的主要问题是如何控制反应物的侧向扩散，提高反应物在胶体中的扩散速率以及加工的精度。
2．4固体电解质电化学纳米印刷技术AgS2是一种具有银离子传输能力的固态超离子导体电解质，Hsu等制备了AgS2微/纳米结构模板。当银工件表面接触到超离子导体模板时，在工件上施加一定的电压，银工件表面与模板的连接处将会发生银的阳极溶解，银离子在AgS2电解质中迁移，沉积到AgS2模板另一侧的对电极上［26-27］。这种方法的主要缺陷是可以用作模板的固体电解质有限，机械强度差，而且，工件表面溶出的阳离子在固体电解质中的扩散速度慢，加工效率低。
3约束刻蚀剂层技术微/纳米加工技术必须满足以下3点要求:微/纳米级加工尺寸，能加工复杂的三维结构以及实现批量化生产。然而非掩膜技术不适合批量生产，掩模技术又难以生产连续曲面等复杂的三维微结构。我们课题组致力于电化学微/纳米加工领域已有20多年，由田昭武院士提出的具有自主知识产权的约束刻蚀剂层技术(CELT)可以满足对微/纳米加工技术的上述3个基本要求，本节将予以详细介绍。
3．1基本原理约束刻蚀剂层技术是通过一个随后的均相化学反应将电化学、光化学或光电化学产生的刻蚀剂约束至微/纳米级的厚度，从而实现微/纳米精度的加工。约束刻蚀剂层技术主要分为以下3个步骤:①刻蚀剂的生成反应为:RO+neorR+hvO(+ne)(1)其中R为刻蚀剂前驱体，O为刻蚀剂。CELT使用的工具既是光/电化学体系的工作电极又是微/纳米加工的模板，即刻蚀剂通过电化学、光化学、光电化学的方法在模板表面产生。由于刻蚀剂在溶液中的扩散，刻蚀剂的形状和厚度很难控制，这取决于刻蚀剂的扩散性质、模板电极的大小和形状。为了确保加工精度，就必须控制刻蚀剂的扩散仅仅发生在模板电极表面微/纳米级的尺度范围以内。②约束反应为:O+SR+YorOY(2)其中S为工作溶液中的约束剂，Y是约束剂S与刻蚀剂O反应的产物或者光/电化学反应生成的自由基衰变产物。由于约束反应的发生，使刻蚀剂的扩散被限制在模板电极表面微/纳米级的尺度范围以内，约束刻蚀剂层的厚度取决于约束反应的速率或自由基O的寿命。约束刻蚀剂层的理论厚度为［28］:μ=(D/Ks)1/2(3)其中μ为约束刻蚀剂层的厚度，D为刻蚀剂在工作溶液中的扩散系数，Ks为约束反应(式(2))的准一级反应速率常数。当Ks为109s－1时，约束刻蚀剂层的厚度将达到1nm。由于刻蚀剂层被约束在微/纳米尺度范围内，刻蚀剂层保持与加工模板一致的形状。因此，约束刻蚀剂层技术的加工精度取决于约束刻蚀剂层的厚度。③刻蚀反应为:O+MR+P(4)式中M为被加工材料，P为刻蚀产物。当模板电极逐渐逼近工件使约束刻蚀剂层与工件表面接触时，工件表面将与刻蚀剂发生化学刻蚀反应，直到在工件表面生成与模板电极三维微/纳米结构互补的微/纳米结构。
3．2微/纳米加工仪器用于微/纳米加工的CELT仪器主要由电化学工作站、三维微位移控制器、计算机反馈系统三部分构成［29-33］(图1)。电化学工作站用于调控CELT化学反应体系;三维微位移控制器用于模板工具的定位和进给。控温系统和工作液循环系统等附属系统在这里不做展示。计算机用于CELT整体系统的信息发送和反馈，以确保整个微/纳米加工过程协同完成。
3．3化学反应体系的筛选对于CELT而言，首先是要选择合适的化学反应体系。在实验中，我们使用一个柱状微电极作为工具电极来产生针对特定加工材料的刻蚀剂。比如在加工半导体砷化镓时，溴是常用的刻蚀剂，而胱氨酸作为约束剂用以调控刻蚀剂层的厚度［34-39］。整个刻蚀体系的化学反应表示如下:16Br－8Br2+16e(5)5Br2+RSSR+6H2O2RSO3H+10Br－+10H+(6)3Br2+GaAs+3H2O6Br－+AsO3－3+Ga3++6H+(7)用于加工砷化镓的CELT化学体系的循环伏安图见图2(a)［34］。刻蚀剂的生成反应(式(5))是一个可逆的氧化还原反应。由于工作液中胱氨酸(RSSR)与溴的约束反应(式(6))，胱氨酸被氧化为磺酸(RSO3H)，体系的法拉第电流显著增加，这表明约束刻蚀剂层的厚度减小。如图2(c)所示，纳米加工的精度得到良好改善［38］。值得注意的是，约束刻蚀剂层的厚度可以通过改变约束剂的浓度来调节。这对于超光滑表面的加工十分重要，可以根据实际技术要求调整工艺。SECM可以用来探测工具表面刻蚀剂的浓度分布，并且可以用来获取CELT化学反应体系的动力学参数，这对于优化CELT微/纳米加工的技术参数十分重要［40-41］。
3．4复杂三维微结构的CELT加工CELT已被证明可以成功地用于金属、合金、半导体、绝缘体表面复杂三维微结构的加工［42-49］。在三维微结构的加工实验中，使用的是具有互补结构的模板电极。模板材料可以是铂铱合金、硅、聚甲基丙烯酸甲酯(PMMA)等。在具有三维微结构的硅或PMMA模板上首先沉积一层钛，然后再溅射一层铂，以确保模板在加工过程中的导电性和稳定性。在金属或合金基底上加工三维微结构的关键是在工具电极表面产生氢离子作为刻蚀剂，以氢氧化钠作为约束剂。目前，各种三维微结构已经被成功复制在铜［50-51］、镍［51-52］、铝［53］、钛［54］、镍钛合金［55］、Ti6Al4V［56］、镁合金［57］基底上。对于半导体硅［32，58-62］或砷化镓［34-39］，一般以溴作为刻蚀剂，以胱氨酸为约束剂。图3所示的是采用CELT在n型砷化镓基底上加工出的三维衍射微透镜阵列，这是CELT加工出的首例光学微器件［39］。整个微透镜阵列是一个八相位衍射光学器件，每个小微透镜由8个同心圆以及7个台阶位构成。7个台阶位的总高度是1．3μm，每个台阶的平均高度为187nm。添加剂对提高刻蚀产物的溶解性至关重要，在硅微加工中，通常加入氟化钠以避免硅沉淀。最近，由光电化学或光化学生成自由基刻蚀剂也取得了初步进展，例如二乙胺自由基刻蚀铜［63］。
3．5超光滑表面的CELT加工如果工具模板不是复杂三维结构，而是一个超光滑平面，CELT能否发展成为一种整平技术呢?由于集成电路和超精密光学器件等领域的巨大市场需求，将CELT发展成为一种超光滑表面加工技术具有十分重要的意义。最近，我们采用CELT的基本原理开展了超光滑表面加工的研究工作，该方法有可能代替现有的化学机械抛光技术(CMP)，用于超大规模集成电路中铜互连结构的整平。初步的研究结果表明CELT对铜的整平有着良好的效果(图4)。CELT抛光的关键在于确保约束刻蚀剂层在大面积范围内保持均一的浓度分布。尽管大面积超光滑工具电极的流体力学设计非常必要，但是最简单的方法是使用一个线型工具电极对在加工平台上做旋转运动的工件进行作业。本课题组正在将传统的机械加工作业方式与CELT进行对接，这无疑将在超光滑表面及其微/纳米二级结构的加工领域发挥更加重要的作用［33］。
光刻技术的基本原理范文第3篇
摘要：
柠檬酸金钾含氰量低，以它为主盐的金溶液稳定性好且具有可添加性。为解决传统有氰电铸金溶液氰化物含量高、溶液危害大、处理困难及无氰电铸金溶液稳定性较差且不具备可添加性等问题，选用以柠檬酸金钾为主盐的金溶液进行电铸试验。通过对比不同加工参数，研究电流密度、阴阳极间距和冲液速度等对电铸层的影响，得到优化后的加工参数，最终在钛基片上电铸出微小金结构。
关键词：
柠檬酸金钾；低氰；可添加；电铸；微小金结构
金具有优良的导电性、易焊性及耐高温性能，它能在复杂环境下保持良好的稳定性[1]。因此，纯金微小零件被广泛应用于微电子、尖端军事设备及宇宙空间技术等领域[2]。由于金的延展性好，使用常规机械加工方法加工纯金微小零件可能会产生毛刺及飞边[3]。而电铸金技术在微电子、光电子及微制造领域有着广泛的应用[4-6]，利用该技术可有效避免上述问题，制造出复杂结构的纯金微小零件。伴随着电铸金技术的不断发展，对电铸金溶液的研究也愈加深入[7]。目前常用的电铸金溶液可分为有氰溶液和无氰溶液两大类。有氰溶液应用于电铸金技术的历史悠久，且该技术成熟稳定。与无氰溶液相比，有氰溶液稳定性好，金离子沉积速度快；此外，有氰溶液中的金盐制备更简单，金盐成本更低；但传统有氰溶液含有大量剧毒的氰化物，易对环境及操作人员造成威胁和伤害。因此，传统的有氰溶液正逐步被低氰、无氰溶液取代。
无氰溶液主要包括亚硫酸盐溶液和硫代硫酸盐溶液。亚硫酸盐溶液适合电铸厚金，且具有铸层光亮、延展性好、内应力小及溶液无毒等特点，故应用广泛。但亚硫酸盐溶液不具有可添加性，且溶液稳定性较差、易变质[8]。硫代硫酸盐溶液由于稳定性差，且同样不具备可添加性，目前对其研究较少。柠檬酸金钾是一种新型低氰镀金主盐，以它为主盐的金溶液具有含氰量低、对环境及操作人员危害小、稳定性好，且具有可添加性等优点。在国家大力提倡清洁生产的背景下，高氰金溶液逐步被低氰、无氰金溶液取代是大势所趋。而目前无氰溶液稳定性较差，又不具备可添加性，使用无氰溶液电铸需不断配制新溶液并回收废液中的金离子，使用成本高，故暂不具备大规模推广的条件。因此，将低氰且可反复使用的柠檬酸金钾溶液用于电铸试验研究，推进低氰金溶液取代高氰金溶液极有必要且意义重大。本文以柠檬酸金钾作为主盐，在钛基片上开展电铸微小金结构的试验，通过对比电流密度、阴阳极间距和冲液速度等参数对电铸层的影响，探索最佳加工参数，从而进行微小金结构的制备。
1试验原理及系统
1.1试验原理微细电铸金技术的基本原理见图1。覆盖有绝缘光刻胶模的金属基片为阴极，电铸材料金为不溶性阳极，含有电铸材料离子的盐溶液为电铸液。在微细电铸金的过程中，阳极电解水产生电子，电铸液中的金离子得到电子，在电场作用下沉积到阴极的基片上。随着微细电铸的进行，基片上沉积的金越来越厚，直至达到所需的厚度为止。
1.2试验系统电铸装置见图2。金板为不溶性阳极，与电源正极连接；覆盖有绝缘光刻胶模的金属基片为阴极，与电源负极连接。阳极和阴极都装夹于夹具中，且阴、阳极间距可调。使用温控装置保持电铸液恒温，通过冲液泵实现电铸液的高速循环，电源选用恒流电源。该装置能促进电铸液高速循环，加快阴、阳极间的溶液交换速度，快速地带走电铸产物，减少铸层缺陷。同时，可施加较大的电流，提高电铸速度，降低光刻胶模在电铸液中的浸泡时间，从而减小胶模的溶胀量，提高微小零件的尺寸精度。
2工艺参数试验与分析
2.1试验安排由于金铸层与钛合金结合力小，以钛合金作为基底易于后期金零件脱模，所以试验选用钛合金（TC4）作为阴极基片的材料，并将SU-8干膜光刻胶贴在基片上，曝光显影后作为阴极。选用黄金薄板作为不溶性阳极。电铸液以柠檬酸金钾为主盐，金离子质量分数为3g/L。对不同加工参数（如电流密度、阴阳极间距、冲液速度）分别进行电铸试验。利用光学显微镜及扫描电子显微镜比较不同加工参数下的电铸层质量，得到最优加工参数，在该参数下制备微小金结构，并用能谱仪检测零件的金纯度。
2.2电流密度对电铸层的影响电流密度是电铸工艺的一个重要指标，它对铸层的结晶状况有较大的影响。采用冲液电铸夹具，设置阴阳极距离为10mm，冲液泵流量为800L/h，电铸液温度为50℃，电铸时间12h，研究不同电流密度（0.5～2.0A/dm2）对铸层表面质量的影响。试验结果显示，在其他条件不变的情况下，随着电流密度逐渐增大，铸层的颜色从黄色明亮逐渐变得发红发暗，同时金沉积速度逐渐加快。当电流密度为0.5A/dm2时，铸层表面较明亮，铸层厚度较薄；当电流密度为1.0A/dm2时，铸层颜色开始变红；当电流密度在1.0～1.8A/dm2时，铸层颜色偏红；当电流密度为2.0A/dm2时，铸层表面明显变黑。用扫描电子显微镜观察不同电流密度下的铸层表面形貌。由图3可看出，不同电流密度下的铸层结晶晶粒及铸层的致密程度差异较大。当电流密度为0.5A/dm2时，沉积层并没有紧密地填充在胶膜内部，形成的沉积层松散，内部空隙大（图3a）。当电流密度增大到1.0A/dm2时，沉积速度加快，沉积层开始变厚（图3b）。当电流密度为1.5A/dm2时，可观察到铸层结晶晶粒细密，且铸层表面也更平整（图3d）。然而，过大的电流密度会导致铸层结晶晶粒粗大。如图3f所示，当电流密度达到2.0A/dm2时，铸层的结晶晶粒明显变得粗大，同时可明显观察到铸层表面松散，颜色偏黑，像是一层浮灰散落在铸层表面。通过观察铸层表面特征及结晶晶粒，得到不同电流密度对铸层的影响。电流密度较小（0.5A/dm2左右）时，铸层颜色虽然明亮，但铸层内部结构松散，空隙较大。当电流密度在1.0～1.8A/dm2时，铸层表面颜色开始偏红，铸层内部致密，且电流密度为1.5A/dm2时铸层质量最好。当电流密度超过1.8A/dm2后，铸层表面开始发黑，结晶晶粒粗大，铸层结合力差。因此，后续试验设置电流密度为1.5A/dm2。
2.3冲液速度与阴阳极间距对铸层表面质量的影响电铸层的表面质量不仅与电流密度有关，还受到冲液速度及阴阳极间距的影响。冲液能将夹具内、外的电铸液进行充分的交换，以保证溶液中金离子分布均匀，同时带走电铸产物。改变阴阳极间距实际上是改变了电铸区域内电铸液的液层厚度，进而改变液相传质速度及冲液对电铸液强制交换的效果等。理论上，冲液速度与阴阳极间距需合理搭配，使电铸区外金离子的运输和交换速度等于电化学反应的速度。因此，本试验同时考察冲液速度与阴阳极间距对电铸效果的影响。在电流密度为1.5A/dm2、出液口直径为10mm条件下，通过调整阴阳极间距，并利用可控流量计控制冲液速度进行试验。由图4可看出，当阴阳极间距为6mm时，铸层表面明显发黑，在流速较低的条件下，铸层边缘产生大量积瘤（图4a）；当阴阳极间距增大到10mm时，铸层颜色变得光亮，冲液泵流量分别在400、1200L/h时铸层表面平整，电铸效果好，且在400L/h的流量下铸层表面最光亮（图4b）；当阴阳极间距增加至14mm时，铸层表面开始出现裂纹、起皮现象；随着阴阳极间距继续增大至18mm，铸层表面起皮更严重。综上所述，在流量400L/h、阴阳极间距10mm时电铸效果最好。
3电铸微小金结构
根据上述试验数据及分析，在电流密度为1.5A/dm2、阴阳极间距为10mm、冲液流量为400L/h、电铸温度为50℃的条件下电铸微小金结构，得到长3.52mm、宽1.21mm、厚0.2mm的微小金结构。用能谱仪检测该微小结构的金纯度为100%。
4结论
（1）对以柠檬酸金钾为主盐的新型铸金溶液进行电铸厚金的可行性验证试验，结果表明柠檬酸金钾可用于电铸厚金。（2）在自行搭建的电铸系统上，分别对电流密度、阴阳极间距和冲液速度进行对比试验，分析各参数对沉积速度、铸层质量的影响。发现在电流密度1.5A/dm2、流量400L/h、阴阳极间距10mm的参数下铸层质量好。
参考文献：
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光刻技术的基本原理范文第4篇
我们将半导体技术未来面临的挑战分为“近期(从现在开始直至2016年)”和“远期(2017年以后)”两部分。
3.1 概述
工业界的持续研发努力使得按比例缩小的进程重新加速并多样化。闪存器件的按比例缩小仍然是2年一个周期,直至2010年。MPU则是两年半一个周期,直至2013年;而DRAM则是3年一个周期。因此,“节点(node)”这个词不再能够对技术发展趋势进行清晰的定义。在“工艺集成、器件和结构”一章中,我们可以看到有很多种改进MOSFET性能的方法,我们称之为平面体MOSFET、FD-SOI MOSFET和Fin-FET的“并行发展”。
ITRS已经开始进入新的时代,业界开始应对CMOS按比例缩小的理论极限问题。有很多技术方面的挑战,包括图形生成、先进材料、形变工程(特别是对非平面器件结构),结的漏电、工艺控制,以及可制造性等。这些技术挑战还包括CMOS器件和新的类型的存储器器件的SoC和SiP集成。为了实现半导体工业的持续发展,需要面对所有这些基础性的问题。
每个国际技术工作组提出的困难和挑战收集在一起,归总成为“综述”一章中的“严峻的挑战”一节。这一节是为了帮助读者从整体上把握重大技术问题。
这些困难和挑战分成两大类:一是提高性能;二是经济有效地进行生产。它们也被归结在路线图的“近期(从2009年到2016年)”和“远期(从2017年到2024年)”时间框架之内。
3.2 近期的挑战
3.2.1 提高性能
1.逻辑器件的按比例缩小[工艺集成、器件和结构,前端工艺,建模和模拟,以及计量]
平面CMOS工艺的按比例缩小将面临着显著的挑战。按比例缩小的常规路径是通过减薄栅介质的厚度,缩短栅长,并增加沟道掺杂浓度。这种方法可能不再满足性能和功耗所设定的应用需求。新材料系统和新的器件架构的引入,以及连续工艺控制的改善,需要突破按比例缩小的壁垒。
等效栅氧化层厚度(EOT)的减薄将继续成为严峻的挑战,特别是对高性能和低运行功耗应用来说,更是如此,尽管高κ金属栅材料(HKMG)已经开始得到使用。界面层的按比例缩小和/或硅-高κ界面的质量对22 nm及更先进的技术代的EOT按比例缩小来说,是十分重要的。引入更高介电常数(高κ)的介质材料,同时又抑制由于带隙变窄引起的隧穿电流,也是近期需要面对的挑战。需要综合优化完整的栅层叠材料系统、最优的器件特征(功耗和性能)以及成本。这些材料的变化给MOSFET技术带来了严峻的挑战,而二氧化硅/多晶硅在长期以来作为最可靠的栅层叠系统一直扮演着关键的角色。
平面MOSFET需要高沟道掺杂以控制短沟效应,需要折中的因素是迁移率退化和增加的漏电功耗。在按比例缩小的器件中,使用掺杂来控制阈电压也会导致阈电压的离散性的增加,在电源电压按比例降低的过程中,给电路设计带来了困难。预期将会出现新的器件结构,例如多栅MOSFET(例如finFET)和超薄体FD-SOI。特别困难的问题是对超薄MOSFET的厚度的控制,包括它的离散性。对这些问题的解决方案应该是在电路设计和系统架构方面同时进行改善。
2.存储器器件的按比例缩小[工艺集成、器件和结构,新兴器件研究,前端工艺,建模和模拟,以及计量]
工业界的持续研发努力使得按比例缩小技术得以加速并变得多样化。基础的存储器包括独立的和嵌入式的DRAM、SRAM以及NAND和NOR闪存。新型的存储器包括硅/氧化层/氮化层/氧化层/硅(SONOS)、铁电RAM(FeRAM)、磁RAM(MRAM)和相变存储器(PCM)。
DRAM器件的挑战是:在特征尺寸不断减小的情况下实现足够的存储电容,高κ介质实现,低漏电流存取器件设计,以及对字线和位线的低方块电阻材料。对独立的DRAM,高κ材料当前被用于SIS结构的沟槽电容器。在2007年,需要实现金属顶部电极,而在2009年,当50 nm以下的特征尺寸需要使用介电常数高于60的介质时,可能需要实现带有高κ介质的完整的MIM结构。在SOC应用中,嵌入式的DRAM将带来新增的集成方面的挑战,例如:层叠电容器周围的深接触孔所需的接地规则和逻辑器件的接触接地规则之间的匹配。
与层叠电容器相比,沟槽DRAM所需的先进电容器材料要推迟几年才能实现,然而,对层叠电容器DRAM的单元尺寸因子是6,而沟槽DRAM的单元尺寸因子仍然是8。用于沟槽电容器的新的单元概念,依赖于能否使用3D阵列晶体管结构对常规的平面转移器件进行替代,预期在65 nm技术代将得到使用,以缓解器件的按比例缩小问题。
闪存市场的快速膨胀将使得业界更加关注这些器件的材料和工艺方面的挑战。随着它们市场的加速发展,闪存器件正在成为关键尺寸按比例缩小和材料技术的新的技术驱动力。NAND闪存器件的有效尺寸F,现在看起来要领先于DRAM的半节距尺寸。
闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性,以及尺寸的控制等。在闪存器件中,连续的按比例缩小和写入电压的降低需要使用更薄的多晶间氧化物和隧道氧化物。隧道氧化物必须要足够厚,以保证足够的保持时间;同时要足够薄,使得擦除/写入比较容易。多晶间介质必须要足够厚,以保证保持时间;同时需要足够薄,以便保持几乎恒定的耦合比。随着相邻的多晶硅栅的缩小,控制栅多晶硅和浮栅的边缘的交迭将不再可行。因此,高κ层间介质需要保持可接受的耦合比水平。闪存的挑战也包括进入主流制造领域,以及新的存储器类型和存储概念,例如MRAM、相变存储器和FeRAM。MRAM单元尺寸的可按比例缩小性和写入功耗的降低需要在2008年就得到解决。FeRAM的关键问题与单元的耐久性、电源和单元尺寸的可按比例缩小性有关。MRAM和FeRAM继续发展的另一个困难是它们可以经济有效地和逻辑电路技术集成在一起。FeRAM要更加困难一些,而MRAM看起来似乎更加适合与后道流程集成在一起。如果能成功实现交叉点二极管(cross-point diode)和3D集成的话,那么,合成/过渡金属氧化物阻性单元(Complex/transitional metal oxides resistive cell)有潜力用于高密度应用。
3.高性能和低成本的RF和模拟/混合信号解决方案[用于无线通信的射频和模拟/混合信号技术]
在
信号隔离,特别是芯片的数字电路与模拟电路之间的信号隔离,随着芯片的复杂度和工作频率的日益增加和电源电压的日益降低,将变得越来越具有挑战性。通过电源和地耦合的噪声,可以通过设计技术来应对,降低衬底耦合的噪声可能需要大量的创新。
4.新的栅层叠工艺和材料[工艺集成、器件和结构,以及前端工艺]
等效栅氧化层厚度的不断降低,已经开始成为与未来器件按比例缩小相关联的最困难的挑战之一。更高的介电常数(高κ)和金属栅电极需要在2008年前后开始引入。及时实现这些技术,将需要应当对多个挑战性的问题,包括对栅电极功函数的适当调节,保证充分的沟道迁移率,以及栅层叠的完整性等。由于界面层的控制和高κ材料的可用性等问题,在集成器件中,5?以下的高κ材料的可按比例缩小性仍然是一个严峻的挑战。对迁移率和栅介质漏电流的影响是在这个高度按比例缩小的EOT水平上需要积极应对的问题。此外,高κ材料的可靠性,包括介质击穿特性(硬击穿和软击穿),晶体管的不稳定性(电荷陷阱、功函数稳定性、金属离子游离或扩散)等问题,都必须要解决。
在2008年,在先进的微处理器中实现了基于硅的场效应晶体管的栅层叠方面的重要突破,即使用基于铪的介质(介电常数值大约为20)来取代氮化SiO2介质。掺n的和掺p的多晶硅栅电极也被双功函数金属栅所取代,消除了多晶硅的耗尽效应。然而,使用适当的金属栅并在16 nm技术代将栅氧化层的EOT减薄到0.8 nm以下,以及在16 nm技术代以后减薄到0.6 nm以下,仍然是未来与器件按比例缩小相关的最严峻的挑战。需要更高介电常数的介质并具有和硅之间的足够的导带和价带的便宜,以及更薄的界面二氧化硅层。减少多栅器件的栅层叠的界面态是16 nm及更先进的技术代的严峻挑战之一。另一个关键的挑战是高κ介质和硅之间的界面层的按比例缩小,同时不产生由越来越明显的库仑散射和远程声子散射导致的沟道迁移率恶化。更高迁移率的材料,例如锗,锗硅,以及III-V族化合物半导体,将会被用来增强沟道载流子输运能力,这给未来的高κ介质层叠带来额外的困难,这是因为层叠结构的表面特性比较复杂,并缺乏高质量的自然的界面氧化层。必须要解决对更新的高κ氧化层材料的可靠性的要求,包括介质击穿特性(硬击穿和软击穿),晶体管不稳定(电荷陷阱、功函数稳定性等)。
DRAM的不断地按比例缩小使得我们必须在更小的单元面积中制备存储器电容,同时,为了保证被存储数据的可靠性,也要求电容数值至少不能低于25～35 fF。这导致了高介电常数(高κ)介质材料的引入,例如四方晶系的氧化锆、氧化钽、掺杂Ba/Ti的高κ介质或这些材料的多组分层叠结构,以及3D存储器结构。在亚45 nm技术代之后将等效氧化层厚度缩减到3 ?以下,同时保持很低的漏电流水平(每单元几fA),是DRAM工业界面临的一个严峻挑战。
另一方面,对闪存器件,持续的按比例缩小和写入电压的降低,将需要使用更薄的多晶间和隧道氧化层。隧道氧化层必须要足够厚以保证足够的保持时间,但同时它也需要足够地薄,以使得擦除和写入变得更加容易。而多晶间的氧化物也必须要足够厚以保证保持时间,同时又要足够薄以保证几乎恒定的耦合比。这个困难的折衷问题阻碍了按比例缩小,这需要将高κ材料和3D结构的器件引入到闪存工艺。尽管通过电荷陷阱层或内嵌的纳米晶体层来取代浮栅会对按比例缩小有所帮助,但是,在读写循环中,如何在按比例缩小的器件空间内的陷阱层中保持足够多的电荷量以确保充分的读出裕度,是一个严峻的挑战。这在多级单元(MLC)中将变得更加严峻,在MLC中,不同的存储位之间只有不到十个电子的差别。
5.32 nm和22 nm半节距[光刻]
32 nm半节距是光刻成像方案的一个关键的转折点。193 nm的水浸没工艺的有限的数值孔径难以充分解决这个节距的问题,除非通过双图形生成或曝光过程,将密集的节距分离成为更大的节距。然而,光刻的成本也将加倍。波长降至13.5 nm的远紫外线光刻(EUVL),要比ArF激光的水浸没式光刻的波长短一个数量级,给工业界带来了发展摩尔定律的明确的希望。在半节距达到11 nm之前,不需要二次曝光,因此,对设计规则的限制会更少。然而,EUVL仍然需要高能量、高效率的光源、更耐久的光刻胶、无缺陷和高平整度的掩模板,以及相关的基础设施。在这些领域内的开发工作是很繁重的。多电子束无版光刻还处于早期开发阶段,它有潜力消除掩模板存在的问题,取消一些限制性较强的设计规则,并提供制造的灵活性。已经有两种早期的α级设备在开发之中。在展示高分辨率成像和CD控制方面,已经取得了一些进展。还需要在制造设备的开发时间表、成本、缺陷、套刻精度、光刻胶等领域进行研究。
对22 nm半节距光刻来说,水浸没的193 nm扫描器和双图形生成方法,会严重地影响极大的掩模版误差增强因子(mask error enhancement factor,MEEF)、晶圆线条边缘粗糙性和设计规则限制等问题。通过两次以上通过图形生成工具可以以更高成本为代价对上述问题有所缓解。EUV系统的数值孔径必须要提高到0.36以上,以便能够使k1系数和用于32 nm半节距的0.25的半节距可比。增加成像透镜的数量是可能的,但是会导致需要更高的能量源并限制吞吐率,因此,在经济上是缺乏吸引力的。多电子束无版光刻届时将会得到更好的开发,但是它无法支持在相同光刻场尺寸下增加像素数量所需的高写入速率或并行操作。如果能够实现每次曝光和工艺的成本不变,并且面积和基于掩模版的曝光工具类似,则它将很可能成为逻辑电路和存储器应用中最为经济的、受到广泛欢迎的解决方案。
6.掩模版[光刻]
掩模版技术正在变得越来越昂贵和困难。掩模版的成本每经历一代,都会大幅上升。不断增加的分辨率加上越来越大的掩模版误差增强因子(mask error enhancement factor,MEEF),以及更高水平的母版增强技术(reticle enhancement technology,RET)使得掩模版的关键尺寸不均匀性和放置精度都难以得到满足。掩模版的特征尺寸正在向亚分辨率(sub-resolution)方向发展,而有限的吸收厚度和极化的照明使得这些问题变得更加恶化。远紫外线(EUV)掩模版的要求更加严格,它需要无缺陷的超平基板,并且需要在无保护膜的情况下曝光。检验先进掩模版是非常昂贵和费时的。对现实的检验波长来说,检验的分辨率已经接近极限。对光化学的掩模版的检测和验证最终对EUVL来说是不可避免的。这又进一步增加了EUV掩模版基础设施的成本和复杂性。
7.光刻胶[光刻]
光刻胶的线条边缘粗糙度(Line edge roughness,LER)一直保持在相同的绝对值水平上,因此,它占关键尺寸的百分比更大了。随着图形的几何尺寸的缩小,散粒噪声开始成为问题。光刻胶在显影以后的坍塌将会限制其高宽比在2.5-3之间,因此,减薄了每一代工艺进步后的绝对光刻胶厚度。通过使用浸没式光刻技术,光刻胶材料的显影过程必须要保证尽可能少出现由光刻胶引发的缺陷率,这进一步限制了材料的选择。对EUVL,光刻胶的气体释放会对精密的反射性光学表面形成污染。在为实现高吞吐率而选择高灵敏度光刻胶、为降低散粒噪声而选择低灵敏度光刻胶、低LER等因素之间的折衷,将带来更多的问题,而不仅仅是光刻胶坍塌问题。电子束光刻胶也必须在灵敏度、散粒噪声和LER之间进行折衷。但是灵敏度要求不像EUVL那么高。
8.CD和LEFF控制[前端工艺,光刻,工艺集成、器件和结构]
随着栅长的激进的按比例缩小,关键尺寸(Critical Dimension,CD)的控制历来都是光刻和刻蚀领域内比较严峻的挑战之一。特别是近来通常利用光刻胶的减量应用和边墙的剖面控制来使有效栅长(Leff)最小化,这使得关键尺寸控制变得越来越困难。尽管可接受的栅长3σ离散性被光刻和刻蚀技术以一个最优的比例分担,但是两种技术的容差都已经接近了它们的极限。目的在于提高设计规则性的、限制性越来越强的设计规则已经成为帮助实现近期按比例缩小的关键尺寸控制的主要促进因素。线条边缘粗糙度(LER)已经成为器件离散性的关键因素。对LER的控制将给图形生成工艺(刻蚀和光刻)和计量工作在精度和吞吐率方面带来了严峻的挑战。此外,新的栅材料和非平面晶体管结构的引入面临着多得多的挑战,包括选择性刻蚀工艺和受控边墙特征的各向异性等。
9.引入新材料以满足导电性和介电常数的需求[互连]
为了尽量减少信号传输的延迟,工业界已经在130 nm工艺中通过双金属镶嵌工艺引入了高电导率金属和低介电常数(低κ)材料。在45 nm技术代已经开始引入更低介电常数的介质。持续按比例缩小的互连给技术的开发和制造带来了越来越大的挑战。快速引入新的金属/介质系统变得十分重要。对低κ介质材料,常规的方法是引入同质的多孔低κ材料。减小由于可是和CMP工艺造成的κ值损耗对更加多孔的材料来说,变得越来越重要。另一个方法是空气隙。它在低κ材料中加入更大体积的空气隙,得到了更低的有效κ值,因而十分引人注目。在加入空气隙的不同的技术中,可使用热学方法或紫外线退化的牺牲层方法,是低成本方法之一。此外,低κ材料必须要有足够强的机械强度,以便能够经历划片、封装和装配过程而不受到损坏。对金属而言,由于铜的金属阻挡层或介质界面及晶粒边界处的电子散射造成的窄铜线的电阻率的上升速度越来越快。此外,需要使用非常薄的、保形的低电阻率阻挡层金属和铜集成在一起,以实现需要的低电阻率和良好的可靠性。
10.设计出可制造的互连[互连]
导电的和低κ材料的集成必须要满足材料、几何尺寸、平面性和电学方面的需求。需要具有良好的机械、化学、热学和物理特性的低κ材料和其它可能引起损伤的工艺(特别是干法和湿法刻蚀、灰化、溅射和抛光)以有利于制造的方式结合在一起。缺陷、离散性和成本都必须要特别地考虑以保证实现可制造的工艺。互连技术的发展应该能够应对传统的按比例缩小或功能多样的等效按比例缩小所面临的性能、功耗和可靠性问题。由于传统的按比例缩小的材料解决方案无法获得足够的性能,因此,近些年来提出了一些新技术,例如3D结构(包括密集节距硅通孔(tight pitch through silicon vias,TSV))或空气间隙结构,不同的信令方法,新的设计和封装选择,使用不同的物理和激进解决方案的新兴的互连方案等。这些创新技术给新的材料系统、工艺集成和CMOS兼容性、计量、可预测的建模和用于互连封装架构设计的优化工具等,带来了严峻的挑战。
11.电源管理[设计]
经济有效地从封装好的芯片处去除热量,使得在可预见的未来能够保持稳定。由于晶体管数量在每个技术代翻一番的推动,电源管理现在成了多数应用门类中最主要的问题。电源管理方面的挑战需要在多个层面上进行应对,特别是系统、设计和工艺技术。为了限制系统动态功率和漏电流功率的电路技术包括:多Vdd、时钟分布的优化、频率分级、互连架构、多Vt器件、良好的偏置、模块关闭等。实现这些方法所面临的挑战包括:向系统设计需求的向上扩展,CAD设计工具在电源优化方面的连续改善(包括针对工艺离散性的设计鲁棒性),以及新器件架构在漏电流和性能等方面的需求等。
12.用于高频(高达160 GHz)应用的电路元件和系统建模[建模和模拟]
对非准静态效应、衬底噪声、高频和1/f噪声、温度和应力与版图的依赖性和寄生耦合等因素的精确、高效的建模是至关重要的。在把工艺凝聚到电路建模之前,需要提高包括统计数字(包括关联)的计算机效率,能够连续地处理局域和全局的离散性。为了支持对器件和电路的同时优化,需要支持使用工艺、器件/电路模拟的高效功能块/电路级评估。需要有能够用于III-V族半导体、CMOS和高压器件的简化模型。还需要有用于可变电抗器、电感器、高密度电容器、变压器和传输线的简化的可按比例缩放的模型。用于RF简化模型的参数提取或许能够减少RF测量工作。参数应该能够从标准的IV曲线和C-V测量中提取出来,如果需要的话,应该能支持模拟。极端的射频应用,例如77 GHz汽车雷达,已经接近100 GHz的范围。40 GHz应用领域内的三次谐波失真需要将谐波建模推至120 GHz。对具有全局影响的效应进行建模变得越来越重要,例如串扰、衬底回路、衬底耦合、电磁辐射和热效应等等。需要将CAD工具进一步提高,以支持异质集成(SoC+SiP),通过对功能块、互连、芯片和封装的交互模拟,实现对不同技术的处理,并覆盖和结合不同的建模、仿真层次以及不同的模拟领域。
13.对纳米结构的前端工艺建模[建模和模拟]
先进的超浅结的形成对支持器件特征的持续按比例缩小来说,是至关重要的。毫秒级的退火和SPER预期将会被广泛用于减少扩散并提高激活程度。在毫秒级的退火和SPER期间的掺杂物扩散/激活以及损伤的进程的建模能力和对模型参数的精确校准,是至关重要的。需要不同的沟道材料来增强迁移率,因此,需要对不同的硅基衬底材料进行建模,包括Si、SiGe:C、Ge、SOI、外延层,以及超薄体器件。这类建模也需要考虑一些新增的因素,包括:薄层中的可能的各向异性、协同注入和应力依赖性、层上的影响包括界面效应和层形成的热学过程。需要对先进注入技术的建模,例如使用分子核素来减少损伤等技术。外延工艺,例如SiGe:C,需要扩展用于具有复杂几何形状的多沟道器件,因此,对外延生长层的建模应该包含形状和形态,这对优化外延工艺是很有用处的。业界将继续广泛使用应力来增强器件迁移率。需要对应力做更精确的建模,包括工艺过程中的材料特性演进(例如退火过程中的塑性变形、由于缺陷生成导致的应力松弛等)。需要对计量和超浅结2D/3D掺杂、应力剖面的反向建模持续地细化改善,以帮助对模拟模型和参数的校正。预期器件将会越来越偏离于准2D,成为3D的器件,因此,需要更加先进的3D网格,以提高3D计算效率和精度,特别是对可移动边界来说,就更加需要3D技术。建模层次将从原子级到连续性建模,用于对体硅和界面处的掺杂物和缺陷进行建模,以帮助理解与纳米级特征相关的效应。高κ/金属栅预期将成为基本的结构,因此,对高κ/金属栅的功函数的建模是非常重要的。
3.2.2 经济有效地进行生产
1.最高质量的设计实现生产率的按比例提升[设计]
每过一个技术周期,可用的晶体管数目增加一倍,设计复杂度也相应增加。为了在工艺技术进步的同时保持设计质量,设计生产率也应该随着设计复杂度的增加而相应增加。提高设计生产率及其IP可复用性是今后主要应该考虑的问题。高层次抽象、基于平台的设计、多处理器的可编程性、设计验证、模拟和混合信号电路的综合等问题,对以和工艺技术代类似的发展速度来按比例提高设计生产率,有重要作用。经济有效的产品制造也需要在可制造设计方面获得持续改善,特别是尽可能减小设计时器件的性能功率对器件离散性和版图风格的影响,光刻友好的设计(使常规的版图风格与越来越严格的设计规则相一致),以及可测试设计和可靠性设计。进一步改善的领域包括新设备、方法和软件,用于:(1)有效地定位由DFT扫描诊断和BIST发现的问题;(2)物理失效分析技术;(3)高效、地实现精整后的DFM解决方案。
2.实现越来越复杂的器件的测试[测试和测试设备]
设计和工艺之间的迭代改善过程进一步增加了下一代技术的复杂性,这给量产提升的成品率学习过程带来了严峻的挑战。硅上的实际器件特征可能会依赖于版图环境,有可能难以通过模型来描述。因此,异常的产品行为,无论是硬缺陷还是由参数漂移造成的缺陷,可能都会变得越来越恶化。对产品失效的测试和分析的效果和效率,成为成品率快速提升的关键性因素。尽管半导体失效分析将随着技术的发展而发展,但是仍然需要付出更大的努力来缩短寻找产品失效的周期时间并通过工艺和设计方法来修正这些问题。
3.继续对测试进行经济方面的按比例发展[测试和测试设备]
摩尔定律预测的继续按比例缩小的经济性,并不能直接体现在测试上。可测试设计(Design For Test,DFT)的创新、结构化测试技术例如扫描测试等的广泛使用,以及更高层次上的测试并行化的实现,到目前为止都很成功地使测试成本得以控制。然而,对越来越复杂的器件、越来越高的质量要求和对并行测试的实际限制,这些新的测试需求将在未来带来严峻的挑战。特别是测试工具(例如探卡)等,无法按比例提高,如果当前的发展趋势继续下去的话,可能会给总测试成本带来影响。新器件架构或集成方法的测试学习曲线的加速,对保持测试成本的按比例缩小曲线和整体技术成本的按比例缩小目标的协同一致,是非常关键的。产品成本的优化应该在设计、制造、成品率学习以及对保证交付产品的整体质量之间取得平衡。对自动化测试设备(ATE)的整个测试程序的自动生成,测试的收敛和系统复杂性解决方案,测试硬件接口的模拟和建模的集成,以及将测试接口硬件和仪器的仿真和模拟集成到器件设计过程中去,给测试成本的按比例降低带来了有挑战性的机遇。
4.积极响应迅速变化的复杂业务需求[工厂集成]
为了积极响应客户们迅速变化的复杂业务需求,除了集成的器件制造商(IDM)以外,不同的业务模式,例如无生产线设计公司(fabless),代工厂,合资企业和外包等,近年来在世界各地不断涌现并发展壮大。此外,必须要注意到,高混合度和低产量的制造业务模型的需求非常强烈,以便能够及时响应不同客户们对SoC器件的需求。这些需求在几个领域内带来了近期的挑战,例如:将更多的和不同类型的测试设备集成起来,软件应用,以及在降低快速量产提升时间的同时使用全功能的软件系统来管理工厂的复杂性。
建立起包括从设计、掩模版制造、前端生产线(front-end-line,FEOL)、后端生产线(back-end-line,BEOL)到测试和封装等在内的信息交换/控制系统,是一个严峻的挑战。对工厂产能和性能的建模以优化产出,改善加工周期,以及降低成本等的持续改进,是成功的高混合度工厂运营的成功关键。
5.在制造成本和周期之间的折衷[工厂集成]
增强的工具可用性,材料处理自动化程度的改进和用于运营灵活性和控制的系统,单晶圆制造,以及非生产性晶圆(NPW)的减少和消除等,是300 mm晶圆线为满足加工周期和成本降低所进行的持续改进的代表领域。从300 mm向下一代晶圆尺寸(即450 mm)进行的转移是半导体工业在2014年-2016年时间框架内面临的另一个关键挑战。这个转移被认为是能够同时满足30%的单位芯片成本降低和50%的加工周期的提高。
6.满足市场变化的成本和性能需求[装配和封装]
“More than Moore”正在推动封装技术的快速变革。一切都在改变:架构、材料、工艺和设备。很多新材料将在未来几年内引入到IC封装领域,以便更好地满足环境保护的需求,改善封装性能,并和45 nm半节距以及更细线条的工艺中使用的铜互连中的低κ介质相兼容。纳米材料给封装业界带来了重大的机遇。3D/SiP封装需求正在催生新的技术:层叠芯片、晶圆级封装、硅穿孔、无源网络中介层、内置式元件、晶圆间的键合、芯片和晶圆间的键合,以及新材料等。对汽车电子的封装,混合燃料和电动汽车的快速增长将带来新型的电子器件,以及新的一组环境条件。
7.对片外元件的集成解决方案[用于无线通信的射频和模拟/混合信号技术,装配和封装]
系统级封装已经被开发用以满足不同应用和系统需求,特别是在快速变化和增长的便携式无线通信设备市场。将这些SiP解决方案集成为一个统一的设计平台,正在变得越来越重要。MEMS或其它工艺使用的高Q RF器件通常是片外器件,因此,需要以“集成无源器件(integrated passive devices,IPD)”的形式制造出来。在基板上形成无源元件(与插入分立元件相对),通常涉及到新增的材料,例如电容器使用的高κ介质,电阻性薄膜或电阻器使用的焊膏,以及电感器使用的高介电常数(高μ)材料。对这类嵌入式无源元件的工艺简化,是实现经济有效的替代技术的关键挑战。测试和调整也带来了显著的挑战,特别是在封装或装配工艺之后的测试和调整,更具挑战性。设计者需要包括工艺容差和电路及测试机寄生元件的精确模型,以便在制造之前能够精确地对嵌入式元件进行模拟。需要解决嵌入式无源元件缺乏CAD工具的问题。
8.化学和材料的评估[环境,安全和保健]
新化学制品/材料/工艺的引入需要有新的迅速的评估方法以便能够鉴别这些化学制品/材料的使用是否对人类健康、安全和环境造成危害。尽管这些方法还需要进一步评估是否满足环境、安全和保健的需求,我们现在已经迫不及待地需要使用它们来加速工艺改造的进程。因此,近期的挑战应该包括减少工艺中使用的可能导致全球变暖(global warming potential,GWP)的化学品的排放、向完全无铅封装的转移,以及对新的材料/化学品的稳健而快速的评估方法以克服技术障碍同时符合环保要求。
9.资源的保护[环境,安全和保健]
由于工业的不断增长以及半导体技术向更精细线条和更大尺寸晶圆的发展,自然的趋势是会增加水、能量、化学品,和其它材料的应用。资源的保护成为一个很重要的问题。它涉及环境资源是否具备,是否可持续提供;影响到生产成本,制造厂位置的选择,以及废弃物品的处置等问题。因此,开发一系列有利于资源有效利用的工艺设备是必要的。需要对化学品和材料的利用以及设施和工艺设备的能耗的降低进行持续改善,同时,要进一步改善超净间的高效热能管理。
10.多种致命缺陷的探测以及信噪比[成品率的提高]
当前的检验系统探测小尺寸缺陷的能力预期能够以和技术周期所要求的特征尺寸按比例缩小的相同速度甚至更快的速度发展。可以增加检测的灵敏度以应对缺陷尺寸的发展趋势;然而,如何能够高效地、经济地从一系列噪扰(nuisance)和伪缺陷中找出真正感兴趣的缺陷(defects of interest,DOI),是一个重要的挑战。从探测单元和样品中降低背景噪声,是提高缺陷描述时的信噪比的重要挑战。深宽比的增加和互连复杂度将继续带来更多的困难,同时,也给检测工具的开发带来机遇。
11.高吞吐率逻辑诊断能力[成品率的提高]
随机分布的逻辑电路区对系统成品率的损失机制(例如,图案处于光刻工艺窗边缘时)非常敏感。解决方案是存在的,但是需要持续改善。在达到随机缺陷限制的成品率之前,系统的成品率损失机制应该能够有效地鉴别出来,并且通过在产品设计时嵌入的逻辑诊断能力来进行应对,系统地加入到设计流程中去。由于不同的自动化测试码的生成(automatic test pattern generation,ATPG)的流程的适应性可能存在问题;当加载大量的逻辑诊断覆盖所需的测试矢量时,自动化测试设备的结构可能会导致测试时间和每个管芯的逻辑诊断时间的显著增加。
12.晶圆边缘和斜面控制及检测[成品率的提高]
与晶圆边缘和晶圆的斜面相关的缺陷和工艺问题可能会导致成品率降低。在缺陷探测、吞吐率和晶圆边缘和斜面检测工具的拥有成本方面的开发和持续改善,对先进器件技术的成品率提高来说,正在变得越来越重要。
13.工厂和公司范围内的计量集成[计量]
应当仔细选择计量方法,并且基于拥有成本(cost of ownership,CoO)对工艺控制进行统计的优化。现场和在线计量正在成为严格工艺控制和提高吞吐率的先决条件。来自所有计量方法(即在线和离线计量)的信息,和先进工艺控制(advanced process control,APC)、故障探测和分类(fault detection and classification,FDC)及其它系统相结合,将被集成到一个数据库,用于确定工艺控制参数,用于将计量信息和成品率结合起来分析,以提高成品率。这种高效、无缝的集成需要确立工艺控制器和接口、数据管理以及数据结构的标准。预期需要对传感器进行持续改进,包括校正和传感方法以及数据处理等。开发新的传感器必须要和先进工艺模块和不断增加的深宽比层级的开发同时进行。
14.复杂材料层叠、界面特性和结构的测量[计量]
金属栅高κ栅层叠,先进的形变和迁移率增强技术,以及先进的互连和低κ介质结构,需要测量方法和标准在关键尺寸(膜厚、特征尺寸、LER等)、材料的物理特性(例如形变)和电学特性包括界面特征(例如功函数、界面态等)等方面的持续改进。前端和后端的薄膜层叠结构的计量,通常提供的是来自较大的测试结构的平均物理或电学特。因此,需要在近期实现正常尺寸下对层叠结构的特征分析。
15.关键计量方面的考虑-精度和不确定性[计量]
将测量和路线图中的数值比较时,有几个重要考虑。这种比较是否有效,强烈地取决于如何进行这种比较。对路线图的精确性的常规解释是根据单件设备的可重复性决定的。“精确性(precision)”这个术语最好能够更广义地从不确定性(uncertainty)这个角度来理解。测量误差是时间(可重复性)、工具(工具-工具之间的匹配)以及采样(样品-样品偏差的离散性)的复杂函数。因此,测量的不确定性是由总的测量-测量、工具-工具和样品-样品之间的偏差离散性来决定的。根据仪器和应用的不同,这些误差分量的重要性也可能会有差异。
16.光刻计量[计量]
光刻的计量将继续受到快速发展的图形生成技术的挑战。对晶体管栅长离散性的正确控制始于掩模版技术。事实上,掩模版误差因子(mask error factor,MEF)的较大数值需要在掩模版层次的更加严格的控制,因此,需要开发更加精确的计量技术。掩模版计量技术包括对正确印制图形的光线的相位的测量。晶圆上关键尺寸和套刻的测量也正在变得越来越具挑战性。对工艺控制和产品安排的测量继续推动着精度、相对准确度和匹配的提高。研究和开发活动的加速对提供未来技术代的可行的关键尺寸和套刻计量技术来说,是非常重要的。所有这些问题,都需要改善的方法,用以对测量能力进行评估,这是另一个重要的计量方面的挑战。
3.3 远期挑战(2017年至2024年)
3.3.1 提高性能
1.对漏电流功耗的管理[设计]
功耗问题是一个非常急迫的挑战,然而,漏电流或静态电流将在远期成为工业界的主要危机,威胁着CMOS工艺自身的生存,正如双极技术在十几年前受到威胁并最终被抛弃一样。漏电流功耗随着几个关键的工艺参数(例如栅长、栅氧化层厚度和阈电压等)呈指数性变化;这给按比例缩小和器件的离散性都带来了严峻的挑战。对低功耗器件来说,漏电流每个技术周期都增加十倍,这里,强调的是源极和漏极的漏电流之和。因此,设计技术的提高必须要成为保持恒定静态功耗的主要力量。需要在高温和腐蚀性的化学工艺处理后仍然保持期望的材料/器件性能。需要在技术开发的早期就发现并应对可靠性问题。
2.使用先进的、非传统CMOS沟道材料[工艺集成,器件和结构,新兴器件研究]
对高度按比例缩小的MOSFET,为了获得更充足的驱动电流,需要使用具有增强的热速度和源端注入的准弹道运行模式。最终,可能会需要高传输速度的沟道材料,例如III-V族半导体,或硅上的锗薄沟道,甚至半导体纳米线、碳纳米管、石墨烯等其他材料。需要将非传统CMOS器件物理地或功能性地集成到CMOS平台上。这种集成需要在硅衬底上外延生长异质的半导体材料,这是很有挑战性的。
3.新存储器结构的寻找、选择和实现[工艺集成,器件和结构,新兴器件研究]
密集线的、快速的和低运行电压的非易失性存储器将是众望所归,最终的密度的按比例缩小可能会需要三维架构,例如在单片集成中的垂直可层叠的单元阵列,并且具有可接受的成品率和性能。DRAM的按比例缩小预计会越来越困难,特别是介质等效氧化层(EOT)的按比例缩小。获得极低的漏电流和功耗也将是很困难的。所有的现存的非易失性存储器形式都面临着基于材料特性的极限。成功将依赖于找到并开发出替代性的材料和、或开发出替代性的新兴技术。
4.通过非常规方法实现从传统的按比例缩小向等效的按比例缩小和功能多样化发展[互连]
线条边缘粗糙度、沟槽深度和剖面、通孔边墙粗糙度、刻蚀偏置、由于清洗造成的减薄、CMP效应、多孔低κ空洞和边墙的交叉、阻挡层粗糙度和铜表面粗糙度等,都将对铜线的电子散射有负面影响,并导致电阻率的增加。互连层的增加,加上新材料的使用、特征尺寸的减小、与图形相关的工艺、替代性存储器材料的使用、光学和RF互连等因素,使得困难不断增加。高深宽比结构的刻蚀、清洗和填充,特别是低κ双金属镶嵌结构和纳米级的DRAM,都是严峻的挑战。用于制造新结构的材料和工艺的结合,带来了集成的复杂度。互连层的增加使得热机械效应出现了恶化。新器件/有源器件可能会加入到互连线上。三维芯片层叠由于能够提供功能的多样性,因而巧妙地克服了传统的互连按比例缩小的缺陷。满足成本目标的工程上可制造的解决方案是关键的挑战。
5.光刻胶材料[光刻]
化学放大的光刻胶敏感度的极限,由于酸扩散长度的问题,会在22 nm半节距之后出现。随着器件的激进的按比例缩小,需要的栅关键尺寸控制水平降低到1.5 nm(3σ),而2016年,对每一种光刻解决方案来说,线条宽度缩窄都将会达到
6.CMOS和存储器器件向新的结构的转变[前端工艺]
CMOS和存储器器件的按比例缩小存在着几种共同的可能性。预期将通过新材料、新结构和/或3D集成,随按比例缩小(等效的按比例缩小)共同前进。其中,CMOS基础结构的选择是非常困难的,例如,沟道材料和多栅结构将需要同时开发新的工艺技术。这些技术包括起始材料、表面准备、光刻、图形的刻蚀以及带有增强技术的栅层叠、掺杂、计量、工艺的均匀性和可靠性等。一旦做出选择,就无法后悔。需要在国际路线图工作组间,在工艺集成和制造的所有方面进行讨论和协调。在存储器领域,基于电荷的器件面临着物理极限,例如离散性和串扰。为了保持成本、功能、创新技术的可持续按比例发展的趋势,需要通过新的数据存储机制或经济有效的3D集成来实现。
7.非破坏性的生产级晶圆测量及掩模板级的显微镜方法[计量]
需要有用于3D结构关键尺寸测量的非破坏性(无表面的充电或沾污)和高分辨率的晶圆/掩模版级的显微技术。需要深刻理解实际物体和通过仪器分析出的波形之间的关系,以改善关键尺寸的测量,包括物理特征的测量。需要改善表面的充电和沾污,以及传感器和传感方法。需要具有失常校正的新设计,用于高分辨率和更高的吞吐率的计量。高分辨率光学器件、波形分析和非充电技术的结合,使得我们可以精确地掌握3D结构的关键尺寸测量,包括镶嵌工艺的边墙形状和沟槽结构的测量。同时,关键尺寸计量工具也必须使用标准参考材料或结构进行校正,以便能够进行可靠和稳定的测量。
8.将芯片、无源器件和衬底集成在一起的系统级设计能力[装配和封装]
将系统设计和制造在多个公司中间区分开来,使得对性能、可靠性及复杂系统的成本的优化变得非常困难。需要有对信息类型和信息质量的管理的复杂标准,以及信息传递的结构。内置式的无源元件可能需要集成到“焊凸”中,以及衬底中。
9.材料技术[新兴材料研发]
为了能够推荐具有可控特性的材料,在定义、排序和达成共识以便推荐可能的解决方案时,存在着大量的困难。此外,这些特性必须要足够详细地定义,以便最终能够及时地转移到工艺和集成器件结构工作组,进行进一步的实践研发工作。这些特性必须要能够描述新兴器件在纳米尺度下、高密度情况下的工作情况,并落实在长程的路线图时间表中。为了改善对高密度器件的材料特性的控制,需要对材料综合的研究进行协调,并和新的、改善的计量和建模并行地集成起来。
10.传统的CMOS制造技术之后的的不确定的技术[工厂集成]
取代传统的CMOS器件的新的器件类型的不确定性,以及它们的制造需求的影响,将对工厂设计有较大的影响。由于工业界寻找和开发新器件的时间表以及创造新的、革命性的和突破性的工艺技术的不确定性,需要对下一代工厂进行建模和设计,并使其具有广泛的灵活性。未来的工厂必须要有能力通过早期研发和及时量产实现灵活性和低成本工业转移,并考虑到给定的芯片尺寸每年等效晶体管尺寸缩小0.7倍的潜在困难,并具有成本效率。推测、定义和实现工厂集成的资源,对工业界来说是一件很困难的事情。
3.3.2 经济有效地进行生产
1.新材料的工艺和电学特性的建模[建模和模拟]
计算材料科学工具需要能够预测器件和互连中应用的新材料的材料综合、结构、特性、工艺选择和运行的行为。特别需要建模的领域包括:栅层叠、对介电常数的预测性建模、体极化电荷、表面态、相变、热机械(包括迁移率的应力效应)、光学特性、可靠性、击穿、漏电流(包括能带结构),以及源自工艺、材料和结构状态的隧穿等。3D互连的新的集成需要对空气隙进行建模,还需要数据对超薄材料特性以及新的超低κ材料(它的模型需要能够预测工艺对它们的内在性能的影响)进行建模。需要使用建模方法辅助计量,在下述因素之间建立起联系:基本原理的计算、简化的模型(经典MD或热动力学计算)以及计量(包括ERD和ERM应用)。用于数据库积累的半经验的计算正在变得越来越重要。
2.在线缺陷特征化及分析[成品率的提高]
由于需要处理更小的缺陷尺寸和特征尺寸,需要光学系统和能散X射线电镜系统的替代技术来实现高吞吐率在线特征分析和对小于特征尺寸的缺陷的分析。需要分析的数据量大幅度增长,因此,需要有新的方法用于对数据进行分析处理以保证质量。
3.成本控制和投资回报[光刻]
将光刻技术推进至22 nm半节距需要引入新的光刻技术,例如扩展的紫外线光刻(Extended-Ultraviolet Lithography,EUVL),或诸如多次图形生成等新技术。所有的这些技术都将给单次曝光的浸没式光刻工艺带来很大的变化,当前的目标是32 nm闪存非接触多晶半节距和45 nm DRAM接触的M1半节距技术周期。因此,持续地改善曝光工具成本与吞吐率的比值,可能是一个无法解决的困难。掩模版成本是光刻成本的一个重要组成部分,因此,需要开发经济有效的后光学掩模版。同时,预期经济有效的光刻系统将会用于未来的450 mm晶圆技术代的制造。
4.用于成品率学习的测试 [测试和测试设备]
测试的表面上的作用是作为理解基础的缺陷机制和工艺裕度的反馈环,而帮助实现快速的制造工艺成品率学习和改善,则在传统上被认为是比筛选硬缺陷的重要性要低一些。随着特征尺寸(以及缺陷尺寸)的不断缩小至光学波长以下很多,以及快速增加的缺陷分析吞吐率时间、失效分析效率的降低和其它物理技术(pica,激光探针)不断接近其实际物理极限,工业界正在接近一个战略性的转折点,对半导体业务来说,DFT和基于测试的诊断和成品率学习技术,正在变得至关重要。换言之,历史上的故障隔离和失效分析方法,在本质上无法支持过去的工艺技术代的成品率学习的速度的可持续发展。需要有更加普遍的方法来实现产品的片上电路DFT,并改善片上的工具和诊断软件工具,以提高故障隔离的水平。
5.可持续发展和产品的监护回收[ESH]
为了做好产品的监护回收,需要有商务层面的考虑和可持续发展方面的指标(经济有效且及时)。考虑环境、安全和保健的设计应该成为设施、设备和产品设计和管理决策的不可或缺的组成部分。友好的设施、制造设备和工业产品的寿终重用/再循环/回收,对商业需求和环保需求来说,都将越来越重要。
6.AC功率按比例缩小[工艺集成、器件和结构]
DC功耗由Ioff、关态电流决定,而AC功耗则主要依赖于Vdd和电源电压。由于速度和功耗密度的需求,需要保证足够的驱动电流,因此,Vdd无法有效地按比例缩小,导致总功耗持续攀升。需要替代性的沟道材料来提供可能的解决方案。
光刻技术的基本原理范文第5篇
我国现行《专利法》中明确指出，专利侵权具有6个构成要件，分别是专利权有效、行为人未经专利权人许可、行为人有实施专利的行为、以生产经营为目的、被控侵权产品或方法落入专利保护范围、不属于专利法第六十九条所指的不视为侵犯专利权的几种情形。从3D打印技术的发展过程来看，3D打印对于其中的第三、第四和第五个构成要件均产生了不同程度的影响。
3D打印实质
3D打印是以数字设计文件为基础，通过材料逐层添加的方式制造三维物体的过程。目前3D打印主要有两种方式：一是通过某种注射器或打印头注射、喷洒或挤压液体、胶状物或粉末状的原材料，将原材料沉积为层；二是在原材料中加入某种黏合剂，利用立体光刻、激光烧结热、光固化粉末或光敏聚合物逐层成型。无论哪种方式，3D打印实质上是一个快速成型过程，基本原理就是分层制造，逐层叠加，比较成熟的技术方法有SLA、SLS、LOM、FDM等。过去快速成型技术主要用于模具制造和一些结构简单的零部件加工，而3D打印技术可以制造复杂的心脏瓣膜、电路板、枪械和房子等。国家知识产权局条法司司长尹新天在自己所著的《中国专利法详解》中指出，“制造专利产品，对发明和实用新型专利权而言，是指作出或者形成具有权利要求所记载的全部技术特征的产品；对外观设计专利权而言，是指作出或者形成采用外观设计专利的图片或者照片所表示的设计方案的产品。”对照上述标准可以看出，3D打印符合专利法第十一条所述的制造专利产品的定义，属于实施产品专利的行为之一。
“自给自足”式生产挑战现行专利法
有业内人士指出，根据3D打印的技术特征和发展趋势，它将催生“个性化制造”和“自我生产”以及“人人都是发明家”的业态，由此也会产生“自我制造”、“自给自足”的生产和消费模式，而这种新业态和消费模式会给专利侵权判定带来挑战。
作为平衡专利权人和社会公众利益的手段，“以生产经营为目的”一直是专利侵权的构成要件之一。我国《专利法》第十一条规定：“任何单位或者个人未经专利权人许可，不得以生产经营为目的实施专利。”实际上，以生产经营为目的构成专利侵权行为的要件也是国际通行的规则，如德国专利法第11条、法国知识产权法典第L.613-5条均规定专利权的效力不及于“以私人方法和为非商业目的而进行的行为”。1975年制定的《欧共体专利公约》第27条第（a）项也作了同样规定。
在传统工业制造时代，上述规定既保护了专利权人利益，又不至于使得这项权利过大。然而进入3D打印时代，在制造过程变得十分简易的情况下，如何继续平衡专利权人和公众的利益？比如，某人在网上看上了一台手机，这台手机可能包含几百甚至几千项专利，但只要他能下载到设计文件，然后找一台3D打印机就可以把手机打印出来，可能这种产品的外观是别人的专利，材料用途也是别人的专利，但因为个人的制造和使用均不侵犯专利权，此人的行为也不侵犯专利权人的权利，甚至多打印几台赠送他人也很难被追究法律责任，只要不是以生产经营为目的。可以设想，如果3D打印真的发展到“自给自足”式生产，有关个人消费品的专利保护恐怕很难落到实处。或许真的有一天，3D打印技术的进步会迫使我们修改《专利法》第十一条。
零部件更新遭遇间接侵权
在3D打印可以预见的广泛使用范围中，打印零部件可能是一个重要用途。现有的3D打印技术已经可以打印汽车的方向盘、轮胎。然而打印零部件可能涉及专利间接侵权的问题。例如，客户到修理厂修理汽车，但原厂配件太贵，于是修理厂告诉你，我们这里有3D打印机，可以自己打印，使用效果与原厂配件一样好。
关于专利间接侵权，我国《专利法》并未进行明确规定。在司法实践中，通常都是采用“全面覆盖原则”，即被控侵权产品要覆盖专利权利要求的全部必要技术特征才能构成侵权，如果缺少一个必要技术特征，则不构成侵权。“全面覆盖原则”规定的情形即是直接侵权，但在实际制造过程中，生产方可能因为畏惧专利侵权而少生产一个部件，如一项关于杯子的外观设计专利，甲工厂生产杯体，乙工厂生产杯盖，按照我国目前的《专利法》，甲乙工厂的制造行为都不侵权。
此外，我国《专利法实施细则》、《专利行政执法办法》等都未对间接侵权进行规定，最高人民法院也没有出台相应的司法解释。北京市高级人民法院出台的《专利侵权判定若干问题的意见（试行）》对专利间接侵权进行了规定，但北京市高院的规定毕竟没有普遍约束力，在司法实践中，如果法官要追究专利间接侵权人的法律责任，只能援引《民法通则》第130条的共同侵权条款。
显然，当3D打印普及后，间接侵权将变得非常容易，产品的零部件更新和报废制度将成为问题，3D打印机可以打印任何机器零部件。为更好地保障专利权人的合法权益，《专利法》很可能做出相应调整。
3D打印产品如何进行侵权判定
专利保护的核心是判定被控侵权方法或产品是否落入专利权利要求的保护范围。专利保护的是工业方法或产品，与传统的通过切割原料或模具成型制造产品并不相同，3D打印采用的是层层堆积的方法，除非专利方法本身涉及3D打印，否则它几乎不会侵犯专利方法，因此我们把重点放在专利产品的权利要求上。
光刻技术的基本原理范文第6篇
【关键词】微电子工艺;应用型创新人才;混合式立体化教学;教学模式
【中图分类号】G40-057 【文献标识码】B 【论文编号】1009―8097(2010)01―0077―05
一 《微电子工艺》课程教学中的问题与结症
《微电子工艺》(以下简称《工艺》)是当前高校电子科学与技术专业的一门专业核心课程。主要介绍半导体器件和半导体集成电路制造工艺及其基本原理,其目标是培养熟知国内外先进微电子关键工艺,并具有一定工艺设计、分析以及解决工艺实际问题能力的应用型创新人才。这一目标的实现直接取决于该课程的教学效果。但当前《工艺》课程教学过程中仍存在诸多问题,教学效果不佳,主要体现在:教材陈旧,难以适应工艺新技术的发展与教学的要求;教学内容信息量大,在教学时间短、内容多的情况下,教师难以合理安排教学进度;教学方法单一,理论联系实际不紧密,课堂教学主要采用“变了相的黑板+粉笔式”,即将纸质课本单纯的复制粘贴到PPT上,制成电子版的“课本”,不利于学生课堂积极性的提高与创造性的发挥;教评形式单一,忽略了实习实践教学,致使大多数学生对于实习实践学习积极性不高,只是靠考前突击、死记硬背书本知识的复习方式来应付考试。由此可见,教学内容、方法、评价等这一系列问题的背后,实质上是目前课程教学模式的不尽合理。因此,改革《工艺》课程教学,探索与提炼新的教学模式是关键。经过反复的实践与总结,基于对松绑教育与整合教学理论的理解与分析,以培养应用型创新人才为目标,尝试性的提出“混合式立体化”教学模式作为该课程教学改革的突破口,以此全面改革《工艺》课程教学。
二 “混合式立体化”教学模式的理论基础与内涵
“混合式立体化”教学模式是针对当前《工艺》课程教学中存在的诸多问题而提出的有效应对策略,也是培养应用型创新人才的总体方针。该模式主要以松绑教育理论和整合教学理论为基础,融入混合式学习之优点,特别强调教学模式的灵活性和综合运用。
1 理论基础――松绑教育与整合教学理论
(1) 松绑教育理论
松绑教育(Liberation Education)是20世纪60年代末保罗•法雷尔在《Pedagogy of the Oppressed》中首先提出的概念。其核心理念是,教育应该是一个解开束缚的过程,教学过程应该是师生共同参与的、动态的、双向的信息传播过程,而不是照本宣科的、单向的知识传递[1]。松绑教育建立在建构主义的理论基础上,首先,强调人在认知过程中的主观能动性,强调教学过程中没有绝对的教与学的角色,教学过程实质上是师生共同参与的认知过程,即教学过程是一个双主体的过程。其次,强调教学过程是一个双向的信息传播过程,而不是单向的知识传授过程。再次,松绑教育是以解除学生内在的和外在的束缚为目标的教育。
(2) 整合教学理论
整合教学是随着网络技术的发展及其在教学中的应用而发展起来的,指面对面教学和电化教学的融合。整合教学的目的在于有效地综合运用各种信息传播技术、教育模式和教学方法,适应学生多元化需求,促进学生多元化学习。[2]
上述两种教学理论对课程教学改革的启示在于:第一,强调环境与社会背景对学习的意义;第二,提倡以人为本,自发学习,反对压迫束缚式学习;第三,认为教育应该以发展学生思维创新意识和实际应用能力为目标;由此可见,以松绑教育与整合教学理论为指导来构建新的课程教学模式,其目的就是要解除外部环境对学生的束缚与压迫,充分调动学生的学习积极性和主动性,培养学生的思维创新意识和实际应用能力,把僵化刻板的课堂教学变为师生互动的充满活力的教学过程、探索过程和育人过程。
2 “混合式立体化教学模式”的内涵
“混合式立体化”教学模式,是相对于以传统单向知识传授为主的教学模式提出的,它是以课程为单元,以能力培养为轴心,以教学资源为平台,动用所有教学要素,立体化、全方位地融教学与学习为一体,关注应用与创新的教学体系。它以辩证唯物主义认识论为指导,充分考虑学习者的心理结构,将教学结构与心理结构和谐统一。
本研究认为,“混合式立体化”教学模式是一种以学生为中心,以解除压迫和束缚为前提,以整合多种教学资源为手段,以培养应用型创新人才为目标,在松绑教育与整合教学两种理念设计与指导下,配以混合的教学方式、多元的教学评价而形成的一种新型教学模式。该模式在计算机网络与多媒体的支持下,优势将更加突出。《工艺》课程的“混合式立体化”教学模式由课堂教学、网络教学、实践教学三部分组成,再配以多种教学方式和教学手段(如图1和图2所示)。在实际教学中,我们在三者之间的课时分配上是课堂教学:网络教学:实践教学=1:l:1,如条件不允许,至少保证课堂教学:(网络教学+实践教学)=1:1.5。[3]
三 “混合式立体化”教学模式在《工艺》课程教学中的运用
“混合式立体化”教学模式在《工艺》课程教学改革中发挥了应有的作用,针对《工艺》课程的特点,我们从以下几方面来探讨该模式的具体应用。
1 混合式的课堂教学
在《工艺》课堂教学中,涉及到大量的工艺流程和工艺实施后的硅片剖面图,光靠传统纸质的平面图是无法给学生讲解透彻的。鉴于此,我们在该门课程的PPT中加入了丰富的多媒体资料库,利用库中大量二维和三维的多媒体图片、视频来展示和讲解复杂的工艺构造过程。同时,我们采用了视频关键帧技术(关键帧――相当于二维动画中的原画,指角色或者物体运动或变化中的关键动作所处的那一帧),将一段完整的视频按关键帧进行划分,截取成多段可只播放关键帧部分的视频。这样教师在课堂教学中可以自主的选择播放关键帧部分,大大提高了知识点的针对性和课堂的教学效率。例如:在讲授“晶圆制备的全过程”这一知识点时,我们将其分为三个关键帧视频段,即“晶圆制备的全过程”视频段、“表面抛光”视频段和“最终着色” 视频段。教师可以先播放“晶圆制备的全过程”视频段,使学生对整个制备过程有个大致了解,然后再选择播放关键帧所在的“表面抛光”或“最终着色”视频段,对制备过程中的关键操作部分给学生进行分步强化讲解,使学生能够将这一知识点从整体到局部,从笼统到精细,完全透彻地了解并掌握(如图3所示)。
与传统课堂教学相比,这种混合式的课堂教学优势在于加入了丰富的多媒体资料,使抽象的知识形象化,获得直观、丰富、生动的教学效果,有助于在教学中突出重点、分散难点,具有良好的强化效果和整体效应,便于更好地组织教学内容,促进学生对知识的理解和掌握;对于一些理论性强、概念抽象、工艺流程复杂的内容,可以起到事半功倍的效果;同时,有效地增大了课堂信息量,使学生在有限的时间内学到更多的知识,获得更充足的信息,很大程度上解决了内容多课时少的状况。
2 开放式的网络平台自主、协作学习
在网络教学平台中,教师与学生、学生与学生之间形成学伴关系,学生可以利用网络学习平台建立自己的学习档案,上传自己的学习作品,形式可以是文本、音频、视频、图像等,学生的创新潜能得到了充分的肯定和发挥;同时,鼓励学生进行网上自主学习和小组协作式学习,如给每组学生布置2―3个与微电子工艺动态与前沿相关的课题,让学生课后到Internet上查阅、整理资料,写成专题小论文,由教师或学生组织开设专题小论坛,进行组内或组间的相互讨论,每一专题还可请一到两位感兴趣的同学制作PPT在课堂上给大家讲解。这种方式解除了传统课堂“以教为主”对于学生的束缚和压迫,突出教学是一个双向学习的过程,同时延伸了课堂时间和空间,使学生由课堂上的被动听讲转变为课后的主动学习和消化。这样一方面培养学生通过Internet进行自主学习和小组协作学习的习惯,提高了网上查阅、整理资料的能力,并在不断查阅资料中积累、丰富了专业知识。另一方面,“师”与“生”换位,可以使学生体会到老师备课、上课的艰辛与不易,有助于鞭策学生更加认真听讲。
3 立体化的实习实践教学
根据《工艺》课程实际情况,将课堂教学与课程实验、社会实践相结合,理论联系实际。我们开设了最基本的半导体平面工艺实验,如氧化、扩散、光刻、淀积(或蒸发)。实验要求每组学生用抛光硅片,通过氧化、光刻、扩散、蒸铝等工序制备晶体管,测试分析其放大特性和击穿特性,并对工艺环境和成品率进行分析和评价。其实验内容涉及固体物理,半导体物理,晶体管原理,微电子工艺原理,半导体材料等课程的相关知识,是一个典型的综合性、研究型实验。通过实验教学,既培养了学生的实际动手能力,又使学生掌握了科学的分析问题的方法,加深了对半导体平面工艺技术和原理的理解,激发了学生的学习兴趣。另一方面,鼓励学生参加科研项目,安排学生暑期到半导体生产基地观摩、实习,了解硅片制备和芯片制造工艺过程。也可以让学生利用半导体器件和微电子工艺知识,使用实验室的MATLAB、Medici和ISE软件仿真设计半导体器件和半导体IC设计工艺流程,并采用Tsuprem工艺软件仿真验证,从而巩固所学理论知识,熟悉设计半导体IC的流程。
4 多元化的过程性评价
为了更合理科学地考核学生,我们建立了多元化的考试评价体系,该评价体系打破了以往以期末考试成绩为主的成绩评定方法,经过了多年的实践与完善,我们为该课程确立了多方面的考核因素和成绩计算公式:总评成绩=作业(30%)+实践作品(15%)+期末考试(45%)+考勤(10%) [4]。这种多维度、过程性的成绩评定方法,强调了学习的积累与构建过程,消除了学生重理论轻实践,考前死记硬背应付考试的弊病。
四 “混合式立体化”教学模式的应用效果分析
“混合式立体化”教学模式与传统的教学模式有着明显的区别(如表1所示),我校自实施以来,《工艺》课程教学深受学生们的欢迎,教学效果明显,特别是学生的创新意识和实践动手能力有了显著提高。我校教务处对近三年来电科专业(国家级大学生创新性实验计划)SIT申报立项与获奖情况及毕业生在国家级、省级重点企事业单位的就业率进行了抽样调查,具体结果如表2和表3所示:
此外,我校已将《工艺》课程教学改革立项为校级重点教学改革项目,对于所需资金和硬件设施给予全力支持,所得成效在本校产生了较大影响,成为湖南大学电科类专业课程改革的先驱。
五 结论
在《工艺》课程教学中运用“混合式立体化”教学模式,突破了传统单向死板的以知识传授为主的教学模式,为学习者提供了一个图文声像并茂、形象直观的交互界面,还为其提供了符合人类联想思维与联想记忆特点的、按超文本结构组织的大规模知识库与媒体库,对于提高学习者的创新意识和实践动手能力创造了有利的条件,实现了课堂教学过程的最优化和教学质量的提高。然而,“混合式立体化”教学模式在形成时就包含有一定的预测性、设计性和不完善性,我们只有坚持在实践中不断地改革与探索,经历一个“适应―调整―完善―升华”的实践探索过程,才能将其逐步趋于完善,使其在培养微电子工艺应用型创新人才的过程中发挥巨大的作用。
参考文献
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光刻技术的基本原理范文第7篇
关键词：微电子学；实验室建设；教学改革；
1微电子技术的发展背景
美国工程技术界在评出20世纪世界最伟大的20项工程技术成就中第5项——电子技术时指出：“从真空管到半导体，集成电路已成为当代各行各业智能工作的基石”。微电子技术发展已进入系统集成(SOC—SystemOnChip)的时代。集成电路作为最能体现知识经济特征的典型产品之一，已可将各种物理的、化学的和生物的敏感器(执行信息获取功能)和执行器与信息处理系统集成在一起，从而完成从信息获取、处理、存储、传输到执行的系统功能。这是一个更广义的系统集成芯片，可以认为这是微电子技术又一次革命性变革。因而势必大大地提高人们处理信息和应用信息的能力，大大地提高社会信息化的程度。集成电路产业的产值以年增长率≥15%的速度增长，集成度以年增长率46%的速率持续发展，世界上还没有一个产业能以这样的速度持续地发展。2001年以集成电路为基础的电子信息产业已成为世界第一大产业。微电子技术、集成电路无处不在地改变着社会的生产方式和人们的生活方式。我国信息产业部门准备充分利用经济高速发展和巨大市场的优势，精心规划，重点扶持，力争通过10年或略长一段时间的努力，使我国成为世界上的微电子强国。为此，未来十年是我国微电子技术发展的关键时期。在2010年我国微电子行业要实现下列四个目标：
(1)微电子产业要成为国民经济发展新的重要增长点和实现关键技术的跨越。形成2950亿元的产值，占GDP的1.6%、世界市场的4%，国内市场的自给率达到30%，并且能够拉动2万多亿元电子工业产值。从而形成了500~600亿元的纯利收入。
(2)国防和国家安全急需的关键集成电路芯片能自行设计和制造。
(3)建立起能够良性循环的集成电路产业发展、科学研究和人才培养体系。
(4)微电子科学研究和产业的标志性成果达到当时的国际先进水平。
在这一背景下，随着国内外资本在微电子产业的大量投入和社会对微电子产品需求的急骤增加，社会急切地需要大量的微电子专门人才，仅上海市在21世纪的第一个十年，就需要微电子专门人才25万人左右，而目前尚不足2万人。也正是在这一背景下，1999年以来，全国高校中新开办的微电子学专业就有数十个。2002年8月教育部全国电子科学与技术专业教学指导委员会在贵阳工作会议上公布的统计数据表明，相当多的高校电子科学与技术专业都下设了微电子学方向。微电子技术人才的培养已成为各高校电子信息人才培养的重点。
2微电子学专业实验室建设的紧迫性
我国高校微电子学专业大部分由半导体器件或半导体器件物理专业转来，这些专业的设立可追溯到20世纪50年代后期。办学历史虽长，但由于多年来财力投入严重不足，而微电子技术发展迅速，国内大陆地区除极个别学校外，其实验教学条件很难满足要求。高校微电子专业实验室普遍落后的状况，已成为制约培养合格微电子专业人才的瓶颈。
四川大学微电子学专业的发展同国内其它院校一样走过了一条曲折的道路。1958年设立半导体物理方向(专门组)，在其后的40年中，专业名称几经变迁，于1998年调整为微电子学。由于社会需求强劲，1999年微电子学专业扩大招生数达90多人，是以往招生人数的2倍。当时，我校微电子学专业的办学条件与微电子学学科发展的要求形成了强烈反差：实验室设施陈旧、容量小，教学大纲中必需的集成电路设计课程和相应实验几乎是空白；按照新的教学计划，实施新课程和实验的时间紧迫，基本设施严重不足；教师结构不合理，专业课程师资缺乏。
在关系到微电子学专业能否继续生存的关键时期，学校组织专家经过反复调研、论证，及时在全校启动了“523实验室建设工程”。该工程计划在3~5年时间内，筹集2~3亿资金，集中力量创建5个适应多学科培养创新人才的综合实验基地；重点建设20个左右基础(含专业及技术基础)实验中心(室)；调整组合、合理配置、重点改造建设30个左右具有特色的专业实验室。“523实验室建设工程”的启动，是四川大学面向21世纪实验教学改革和实验室建设方面的一个重要跨越。学校将微电子学专业实验室的建设列入了“523实验室建设工程”首批重点支持项目，2000年12月开始分期拨款275万元，开始了微电子学专业实验室的建设。怎样将有限的资金用好，建设一个既符合微电子学专业发展方向，又满足本科专业培养目标要求的微电子学专业实验室成为我们学科建设的重点。
3实验室建设项目的实施
3.1整体规划和目标的确立
微电子技术的发展要求我们的实验室建设规划、实验教改方案、人才培养目标必须与其行业发展规划一致，既要脚踏实地，实事求是，又必须要有前瞻性。尤其要注意国际化人才的培养。微电子的人才培养若不能实现国际化，就不能说我们的人才培养是成功的。
基于这样的考虑，在调查研究的基础上，我们将实验室建设整体规划和目标确定为：建立国内一流的由微电子器件平面工艺与器件参数测试综合实验及超大规模集成电路芯片设计综合实验两个实验系列构成的微电子学专业实验体系，既满足微电子学专业教学大纲要求，又适应当今国际微电子技术及其教学发展需求的多功能的、开放性的微电子教学实验基地。我们的目标是：
(1)建立有特色的教学体系——微电子工艺与设计并举，强化理论基础、强化综合素质、强化能力培养。
(2)保证宽口径的同时，培养专业技能。
(3)建立开放型实验室，适应跨学科人才的培养。
(4)在全国微电子学专业的教学中具有一定的先进性。
实践中我们认识到，要实现以上目标、完成实验室建设，必须以教学体系改革、教材建设为主线开展工作。
3.2重组实验教学课程体系，培养学生的创新能力和现代工业意识
实验课程体系建设的总体思路是培养创造性人才。实验的设置要让学生成为实验的主角和与专业基础理论学习相联系的主动者，能激发学生的创造性，有专业知识纵向和横向自主扩展和创新的余地。因此该实验体系将是开放式的、有层次的和与基础课及专业基础课密切配合的。实验教学的主要内容包括必修、选修和自拟项目。我们反复认真研究了教育部制定的本科微电子学专业培养大纲及国际上对微电子学教学提出的最新基本要求。根据专业的特点，充分考虑目前国内大力发展集成电路生产线(新建线十条左右)和已成立近百家集成电路设计公司对人才的强烈需求，为新的微电子专业教学制定出由以下两个实验系列构成的微电子学专业实验体系。
(1)微电子器件平面工艺与器件参数测试综合实验。
这是微电子学教学的重要基础内容，也是我校微电子学教学中具有特色的实验课程。这一实验系列将使学生了解和初步掌握微电子器件的主要基本工艺，工艺参数的控制方法和工艺质量控制的主要检测及分析方法，深刻地了解成品率在微电子产品生产中的重要性。同时，半导体材料特性参数的测试分析系列实验是配合“半导体物理”和“半导体材料”课程而设置的基本实验，通过整合，实时地与器件工艺实验配合，虽增加了实验教学难度，却使学生身临其境直观地掌握了工艺对参数的影响、参数反馈对工艺的调整控制、了解半导体重要参数的测试方法并加深对其相关物理内涵的深刻理解。这样的综合实验，对于学生深刻树立产品成品率，可靠性和生产成本这一现代工业的重要意识是必不可少的。
(2)超大规模集成电路芯片设计综合实验。
这是微电子学教学的重点基础之一。教学目的是掌握超大规模集成电路系统设计的基本原理和规则，初步掌握先进的超大规模集成电路设计工具。该系列的必修基础实验共80学时，与之配套的讲授课程为“超大规模集成电路设计基础”。除此而外，超大规模集成电路测试分析和系统开发实验不仅是与“超大规模集成电路原理”和“电路系统”课程套配，使学生更深刻的理解和掌握集成电路的特性；同时也是与前一系列实验配合使学生具备自拟项目和独立创新的理论及实验基础。
3.3优化设施配置，争取项目最佳成效
由于项目实施的时间紧迫、资金有限。我们非常谨慎地对待每一项实施步骤。力图实现设施的优化配置，使项目产生最佳效益。最终较好地完成了集成电路设计实验体系和器件平面工艺实验体系的实施。具体内容包括：
(1)集成电路设计实验体系。集成电路设计实验室机房的建立——购买CADENCE系统软件(IC设计软件)、ZENILE集成电路设计软件；集成电路设计实验课程体系由EDA课程及实验、FPGA课程及实验、PSPICE电路模拟及实验、VHDL课程及实验、ASIC课程及实验、IC设计课程及实验等组成。
(2)器件平面工艺实验体系和相关参数测试分析实验。结合原有设备新购并完善平面工艺实验系统，包括：硼扩、磷扩、氧化、清洗、光刻、金属化等；与平面工艺同步的平面工艺参数测试，包括：方块电阻、C-V测试(高频和准静态)、I-V测试、Hall测试、膜厚测试(ELLIPSOMETRY)及其它器件参数测试(实时监控了解器件参数，反馈控制工艺参数)；器件、半导体材料物理测试设备，如载流子浓度、电阻率、少子寿命等。
(3)与实验室硬件建设配套的软件建设和环境建设。实验室环境建设、实验室岗位设置、实验课程的系统开设、向相关学院及专业提出已建实验室开放计划、制定各项管理制度。
在实验室的阶段建设中，我们分步实施、边建边用、急用优先，在建设期内就使实验室发挥出了良好的使用效益。
3.4强化管理，实行教师负责制
新的实验室必须要有全新的管理模式。新建实验室和实验课程的管理将根据专业教研室的特点，采取教研室主任和实验室主任统一协调下的教师责任制。在两大实验板块的基础上，根据实验内容的布局进一步分为4类(工艺及测试，物理测试，设计和集成电路参数测试，系统开发)进行管理。原则上，实验设施的管理及实验科目的开放由相应专业理论课的教师负责，在项目的建立阶段，将按前述的分工实施责任制，其责任的内容包括：组织设备的安装调试，设备使用规范细则的制定，实验指导书的编写等。根据专业建设的规划，在微电子实验室建设告一段落后，主管责任教师将逐步由较年青的教师接任。主管责任教师的责任包括：设备的维护和保养，使用规范和记录执行情况的监督，组织对必修和选修科目实验指导书的更新，组织实验室开放及辅导教师的安排，完善实验室开放的实施细则等。
实验课将是开放式的。结合基础实验室的开放经验和微电子专业实验的特点，要求学生在完成实验计划和熟悉了设备使用规范细则的条件下，对其全面开放。对非微电子专业学生的开放，采取提前申请，统一完成必要的基础培训后再安排实验的方式。同时将针对一些专业的特点编写与之相适应的实验教材。
4取得初步成果
微电子学专业实验室通过近3年来的建设运行，实现或超过了预期建设目标，成效显著，于2002年成功申报为"；四川省重点建设实验室"；。现将取得的初步成果介绍如下：
(1)在微电子实验室建设的促进下，为适应新条件下的实验教学，我们调整了教材的选用范围。微电子学专业主干课教材立足选用国外、国内的优秀教材，特别是国外能反映微电子学发展现状及方向的先进教材，我们已组织教师编撰了能反映国际上集成电路发展现状的《集成电路原理》，选用了最新出版教材《大规模集成电路设计》，并编撰、重写及使用了《集成电路设计基础实验》、《超大规模集成电路设计实验》、《平面工艺实验》、《微电子器件原理》、《微电子器件工艺原理》等教材。
在重编实验教材时，改掉了"；使用说明"；式的教材编写模式。力图使实验教材能配合实验教学培养目标，启发学生的想象力和创造力，尤其是诱发学生的原发性创新能力乃至创新冲动。
(2)对本科微电子学的教学计划、教学大纲和教材进行了深入研究和大幅度调整，并充分考虑了实验课与理论课的有机结合。坚持并发展了我校微电子专业在器件工艺实验上的特色和优势，通过对实验课及其内容进行整合更新，使实验更具综合性。如将过去的单一平面工艺实验与测试分析技术有机的结合，将原来相互脱节的芯片工艺、参数测试、物理测试等有机地整合在一起，以便充分模拟真实芯片工艺流程。使学生在独立制造出半导体器件的同时，能对工艺控制进行实时综合分析。
(3)引入了国际上最通用、最先进的超大规模集成电路系统设计教学软件(如CADENCE等)，使学生迅速地掌握超大规模集成电路设计的先进基本技术，激发其创造性。为了保证这一教学目的的实现，我们对
专业的整体教学计划做了与之配合的调整。在第5学期加强了电子线路系统设计(如EDA、PSPICE等)的课程和实验内容。在教学的第4学年又预留了足够的学时，作为学生进一步掌握这一工具的选修题目的综合训练。
(4)所有的实验根据专业基础课的进度分段对各年级学生随时开放。学生根据已掌握的专业理论知识和实验指导书选择实验项目，提出实验路线。鼓励学生对可提供的实验设施作自拟的整合，促进学生对实验课程的全身心的投入。
在实验成绩的评定上，不简单地看实验结果的正确与否，同时注重实验方案的合理性和创造性，注重是否能对实验现象有较敏锐的观察、分析和处理能力。
(5)通过送出去的办法，把教师和实验人员送到器件公司、设计公司培训，并积极开展了校内、校际间的进修培训。推促教师在专业基础和实验两方面交叉教学，提高了教师队伍的综合素质。
(6)将集成电路设计实验室建设成为电子信息类本科生的生产实习基地，为此，我们参加了中芯国际等公司的多项目晶圆计划。
加入了国内外EDA公司的大学计划，以利于实验室建设发展和提高教学质量，如华大公司支持微电子实验室建设，赠送人民币1100万元软件(RFIC，SOC等微电子前沿技术)已进入实验教学。
5结语