大规模集成电路范文精选

随着半导体工业的发展和工艺的深入,VLSI(超大规模集成电路)设计正迅速地向着规模越来越大,工作频率越来越高方向发展。显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及可靠性都将提出更高要求和挑战,增加更多的成本来维护这些由功耗所引起的问题。而在便携式设备领域,如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。

由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也迅速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。Clockgating的集成可以在RTL设计阶段实现,也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简单高效,对RTL无需进行改动,是目前广为采用的clockgating集成方法。

本文将详细介绍clockgating的基本原理以及适用的各种clockgating策略,在实际设计中,应根据设计的特点来选择合适的clockgating,从而实现面积和功耗的优化。综合工具在对design自动插入clockgating是需要满足一定条件的:寄存器组(registerbank)使用相同的clock信号以及相同的同步使能信号,这里所说的同步使能信号包括同步set/reset或者同步loadenable等。图1即为没有应用clockgating技术的一组registerbank门级电路,这组registerbank有相同的CLK作为clock信号,EN作为同步使能信号,当EN为0时,register的输出通过选择器反馈给其输入端保持数据有效,只有当EN为1时,register才会输入新的DATAIN。可以看出,即使在EN为0时,registerbank的数据处于保持状态,但由于clk一直存在,clktree上的buffer以及register一直在耗电,同时选择电路也会产生功耗。

综合工具如果使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。如果使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,显然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿进行新的数据输出,在其他时候保持原先的DATAOUT。从电路结构进行对比,对于一组registerbank(n个registercell)而言只需增加一个clockgatingcell,可以减少n个二路选择器,节省了面积和功耗。从时序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明显减少,同时LATCHcell的引入抑制了EN信号对registerbank的干扰,防止误触发。所以从面积/功耗/噪声干扰方面而言,clockgating技术都具有明显优势。

对于日益复杂的时序集成电路,可以根据design的结构特点,以前面所述的基本clockgating技术为基础实现多种复杂有效的clockgating技术,包括模块级别(modulelevel)clockgating,增强型(enhanced)clockgating以及多级型和层次型clockgating技术。模块级别的clockgating技术是在design中搜寻具备clockgat-ing条件的各个模块,当模块有同步控制使能信号和共同CLK时,将这些模块分别进行clockgating,而模块内部的registerbank仍可以再进行独立的clockgating,也就是说模块级别clockgating技术是可以和基本的registerbankclockgating同时使用。如果reg-isterbank只有2bit的register,常规基本的clockgating技术是不适用的,增强型和多级型clockgating都是通过提取各组registerbank的共同使能信号,而每组registerbank有各自的使能信号来实现降低togglerate。而层次型clockgating技术是在不同模块间搜寻具备可以clockgating的register,也即提取不同模块之间的共同使能信号和相关的CLK。

综上所述,clockgating技术在超大规模集成电路的运用可以明显改善寄存器时钟的togglerate和减少芯片面积,从而实现芯片功耗和成本的降低。实际设计过程中,需要根据芯片电路的结构特点来选择,针对不同的电路结果选择合适的clockgating技术会实现不同效果。

作者：王英 王金城 单位：展讯科技杭州有限公司

摘要:介绍了集成电路铜互连双嵌入式工艺和电镀铜的原理;有机添加剂在电镀铜中的重要作用及对添加剂含量的监测技术;脉冲电镀和化学电镀在铜互连技术中的应用;以及铜互连电镀工艺的发展动态。

关键词:集成电路,铜互连,电镀,阻挡层

1.双嵌入式铜互连工艺

随着芯片集成度的不断提高,铜已经取代铝成为超大规模集成电路制造中的主流互连技术。作为铝的替代物,铜导线可以降低互连阻抗,降低功耗和成本,提高芯片的集成度、器件密度和时钟频率。

由于对铜的刻蚀非常困难,因此铜互连采用双嵌入式工艺,又称双大马士革工艺(Dual Damascene),如图1所示,1)首先沉积一层薄的氮化硅(Si3N4)作为扩散阻挡层和刻蚀终止层,2)接着在上面沉积一定厚度的氧化硅(SiO2),3)然后光刻出微通孔(Via),4)对通孔进行部分刻蚀,5)之后再光刻出沟槽(Trench),6)继续刻蚀出完整的通孔和沟槽,7)接着是溅射(PVD)扩散阻挡层(TaN/Ta)和铜种籽层(Seed Layer)。Ta的作用是增强与Cu的黏附性,种籽层是作为电镀时的导电层,8)之后就是铜互连线的电镀工艺,9)最后是退火和化学机械抛光(CMP),对铜镀层进行平坦化处理和清洗。

图1 铜互连双嵌入式工艺示意图

电镀是完成铜互连线的主要工艺。集成电路铜电镀工艺通常采用硫酸盐体系的电镀液,镀液由硫酸铜、硫酸和水组成,呈淡蓝色。当电源加在铜(阳极)和硅片(阴极)之间时,溶液中产生电流并形成电场。阳极的铜发生反应转化成铜离子和电子,同时阴极也发生反应,阴极附近的铜离子与电子结合形成镀在硅片表面的铜,铜离子在外加电场的作用下,由阳极向阴极定向移动并补充阴极附近的浓度损耗,如图2所示。电镀的主要目的是在硅片上沉积一层致密、无孔洞、无缝隙和其它缺陷、分布均匀的铜。

图2 集成电路电镀铜工艺示意图

摘要：为适应系统级芯片(SoC)高性能的要求，超大规模集成(VLSI)电路的密度和复杂度不断增加，从而为SoC芯片的可靠性带来了严峻的挑战。因此，准确评估VLSI电路的可靠性成为一个重要问题。该文主要从不同的层面和角度综合概述了前人及本课题组对VLSI可靠性进行评估的方法和策略及其解决的问题，最后结合作者的实际工作，描述了应进一步完善的工作并指出了当前工作的不足和困难。

关键词：超大规模集成电路；系统级；寄存器传输级；逻辑级；晶体管级；可靠性评估

中图分类号：TP311文献标识码：A文章编号：1009-3044(2012)01-0204-03

An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits

ZHU Xu-guang

(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)

Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the author’s working.

Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation

1背景

集成电路(IC)产业是战略性、基础性和产业之间关联度很高的产业。它是电子信息产业和现代工业的基础,也是改造提升传统产业的核心技术,已成为衡量一个国家经济和信息产业发展水平的重要标志之一,是各国抢占经济科技制高点、提升综合国力的重点领域。

集成电路产业是典型的知识密集型、技术密集型、资本密集和人才密集型的高科技产业,它不仅要求有很强的经济实力,还要求具有很深的文化底蕴。集成电路产业由集成电路设计、掩模、集成电路制造、封装、测试、支撑等环节组成。随着集成电路技术的提升、市场规模的扩大以及资金投入的大幅提高,专业化分工的优点日益体现出来,集成电路产业从最初的一体化IDM,逐渐发展成既有IDM,又有无集成电路制造线的集成电路设计(Fabless)、集成电路代工制造(Foundry)、封装测试、设备与材料支撑等专业公司。

国家始终把集成电路作为信息产业发展的核心。2000年国家18号文件(《鼓励软件产业和集成电路产业发展的若干政策》)出台后,为我国集成电路产业的发展创造了良好的政策环境。2005年国家制定的《国家中长期科学和技术发展规划纲要 (2006-2020年)》安排了16个国家重大专项,其中两个涉及到集成电路行业,一个是“核心电子器件、高端通用集成电路及基础软件产品”,另外一个则是“集成电路成套工艺、重大设备与配套材料”,分列第一、二位。2008年国家出台的《电子信息产业调整与振兴规划》明确提出:加大鼓励集成电路产业发展政策实施力度,立足自主创新,突破关键技术,要加大投入,集中力量实施集成电路升级,着重建立自主可控的集成电路产业体系。

无锡是中国集成电路产业重镇,曾作为国家南方微电子工业基地,先后承担国家“六五”、“七五”和“九0八”工程。经过近20年的不断发展,无锡不仅积累了雄厚的集成电路产业基础,而且培育和引进了一批骨干企业,有力地推动了我国集成电路产业的发展。2000年,无锡成为国家科技部批准的7个国家集成电路设计产业化基地之一。2008年,无锡成为继上海之后第二个由国家发改委认定的国家微电子高新技术产业基地,进一步确立了无锡在中国集成电路产业中的优势地位,2009年8月7日,温总理访问无锡并确立无锡为中国物联网产业发展的核心城市,微电子工业作为物联网产业发展的基础电子支撑,又引来了新一轮的发展机遇。

发展集成电路产业是实现无锡新区产业结构调整、支撑经济可持续发展、引领经济腾飞、提升创新型城市地位、提高城市综合实力和竞争力的关键。无锡新区应当抓住从世界金融危机中回暖和建设“感知中国中心”的发展机遇,以优先发展集成电路设计业、重视和引进晶圆制造业、优化发展封测配套业、积极扶持支撑业为方向,加大对产业发展的引导和扶持,加快新区超大规模集成电路产业园的建设,加强高端人才的集聚和培育,实现无锡市委市政府提出的“把无锡打造成为中国真正的集成电路集聚区、世界集成电路的高地、打造‘中国IC设计第一区’和‘东方硅谷’品牌的愿景”,实现新区集成电路产业的跨越式发展。

2新区超大规模集成电路园

(2010年-2012年)行动计划

摘要：功耗是困扰超大规模集成电路发展的一个严重问题，而其中作为时钟树的电路占据在整个芯片的功耗的主要部分，改善时钟树功耗将大为改善整个芯片功耗。Clock Gating技术是改善时钟树功耗的有效直接方法，文章阐述了clock gating技术的基本原理以及多种适用于不同芯片电路结构的clock gating技术。

关键词：动态功耗 时钟树 clock gating技术

中图分类号：TP752 文献标识码：A 文章编号：1007-9416（2015）09-0000-00

随着半导体工业的发展和工艺的深入，VLSI（超大规模集成电路）设计正迅速地向着规模越来越大，工作频率越来越高方向发展。显而易见，规模的增大和频率的提高势必将产生更大芯片的功耗，这对芯片封装，冷却以及可靠性都将提出更高要求和挑战，增加更多的成本来维护这些由功耗所引起的问题。而在便携式设备领域，如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。

由于时钟树工作在高频状态，随着芯片规模增大，时钟树规模也迅速增大，通过集成clock gating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。

Clock gating的集成可以在RTL设计阶段实现，也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clock gating的方法简单高效，对RTL无需进行改动，是目前广为采用的clock gating 集成方法。

本文将详细介绍clock gating的基本原理以及适用的各种clock gating策略，在实际设计中，应根据设计的特点来选择合适的clock gating，从而实现面积和功耗的优化。

综合工具在对design自动插入clock gating是需要满足一定条件的：寄存器组（register bank）使用相同的clock信号以及相同的同步使能信号，这里所说的同步使能信号包括同步set/reset或者同步load enable等。图1即为没有应用clock gating技术的一组register bank门级电路，这组register bank有相同的CLK作为clock信号，EN作为同步使能信号，当EN为0时，register的输出通过选择器反馈给其输入端保持数据有效，只有当EN为1时，register才会输入新的DATA IN。可以看出，即使在EN为0时，register bank的数据处于保持状态，但由于clk一直存在，clk tree上的buffer以及register一直在耗电，同时选择电路也会产生功耗。

随着技术尺度下降到纳米范畴，工艺方法的变化和芯片性能的不确定性变得更加明显。对于超大规模集成电路（VLSI）芯片的成功设计而言，对从器件到系统结构变化的准确和有效的建模已成为必不可少的步骤。

本书向读者提供了在纳米尺度工艺方法存在变化的情况下，适用于有变化意识设计方法和VLSI系统的计算机辅助设计（CAD）的工具。作者介绍了建模与分析的最新进展，内容集中在统计互连建模、统计寄生析取、考虑到空间相关的统计全芯片漏泄及动态功率分析、适用于大型整体互连及模拟/混合信号电路的统计分析与建模。本书向读者提供了有关VLSI系统统计建模及分析的系统全面的论述，内容集中在互连、单片功率网格和时钟网络，以及模拟/混合信号电路上。作者帮助芯片设计者了解他们设计工具的潜能与局限，改进他们的设计效率，描述了每一种算法分析以及它们在真实电路设计情境中的实际应用。本书还包括了用来量化分析与评估作者提供的算法的数值实例。

本书共有17 章，分成5个部分：第1部分 基础，含第1-2章：1.绪论；2.统计分析基础。第2部分 统计全芯片功率分析，含第3-7章：3.传统的统计漏功率分析方法；4.使用谱随机方法的随机漏功率分析；5.利用基于虚网格建模的线性统计漏泄分析；6.统计动态功率估算技术；7.统计总功率估算技术。第3部分 变化单片功率发送网络分析，含第8-10章：8.考虑到对数-正态漏电流变化的统计功率网格分析；9.利用随机广义克雷洛夫子空间方法的统计功率网格分析；10.利用变化子空间方法的统计功率网格分析。第4部分 统计互连建模与析取，含第11-13章：11.统计电容建模与析取；12.变化电容的增量析取；13.统计电感建模与析取。第5部分 统计模拟及输出分析和优化技术，含第14-17章：14.变化线性化模拟电路的性能限制分析；15.随机模拟失配分析；16.统计输出分析及优化；17.用于输出优化的电压分级技术。

本书可供微电子学专业的研究人员、研究生、工程师阅读借鉴。

胡光华，高级软件工程师

（原中国科学院物理学研究所）

Hu Guanghua， Senior Software Engineer

（Former Employee of Institute of Physics， CAS）

摘要：在超大规模集成电路芯片中，电路板的详细实现通常是不知道的，只有功能特性对用户是公开的。在这篇论文中，我们呈现了一个系统的方案，仅仅基于被测电路板的功能特性，我们可以检测出并确定出固定故障和桥接故障。被提议的这个方案对于学术和工业超大规模集成电路使用者检测固定故障和桥接故障以及确认芯片的功能都及有帮助。规则和实验结果将会被报告。

关键词：功能特性；固定0-1故障；桥接故障；标准输入矩阵

中图分类号：TP3 文献标识码：A 文章编号：1009-3044（2013）12-2866-05

超大规模集成电路的高速发展导致了单个芯片的组成元素个数的指数增长。然而，由于每个芯片的基本输入输出是有限的，这导致了测试芯片工作更加困难。此外，集成电路制造商们因为知识产权的问题不乐意公开电路板内部实现的详细细节。另外，为了确保一个系统操作的可靠性，用户需要在在芯片提供给系统前对其进行测试。尽管如此，用户通常可以从集成电路制造商的数据书中找到一些该芯片的功能属性和芯片的部分体系结构。因此，两个问题出来了：1）只是基于一个芯片的功能特性而不知道其内部的实现细节，对其进行测试可能吗？2）进一步，用和上一步同样的信息，不仅测试这个芯片的固定故障而且测试其桥接故障可能吗？事实是，对这两个问题的回答都是积极的。

在这篇文章中，我们根据芯片的功能特性提出了一些系统的测试方法。不管怎样，基于对被测电路板的有限信息，我们的测试也会受限。因此，我们在此只考虑电路板的基本输入输出上的故障。换句话说，我们将要测试的故障仅限于下边几种：

1） 基本输入输出上的固定故障；

2） 输入线间的非反馈桥接故障；

3） 输出线间的非反馈桥接故障；

摘 要：本文基于笔者多年从事模拟继承电路设计的相关工作经验，以模拟继承电路设计的自动化综合流程为对象，分析模拟集成电路设计的特征，提出了模拟集成电路高层综合和物理版图综合思路，相信对从事相关工作的同行能有所裨益。

关键词：模拟 集成电路 设计 自动化综合流程

中图分类号：TN431 文献标识码：A 文章编号：1672-3791（2013）03（a）-0062-02

随着超大规模集成电路设计技术及微电子技术的迅速发展，集成电路系统的规模越来越大。根据美国半导体工业协会（SIA）的预测，到2005年，微电子工艺将完全有能力生产工作频率为3.S GHz，晶体管数目达1.4亿的系统芯片。到2014年芯片将达到13.5 GHz的工作频率和43亿个晶体管的规模。集成电路在先后经历了小规模、中规模、大规模、甚大规模等历程之后，ASIC已向系统集成的方向发展，这类系统在单一芯片上集成了数字电路和模拟电路，其设计是一项非常复杂、繁重的工作，需要使用计算机辅助设计（CAD）工具以缩短设计时间，降低设计成本。

目前集成电路自动化设计的研究和开发工作主要集中在数字电路领域，产生了一些优秀的数字集成电路高级综合系统，有相当成熟的电子设计自动化（EDA）软件工具来完成高层次综合到低层次版图布局布线，出现了SYNOPSYS、CADENCE、MENTOR等国际上著名的EDA公司。相反，模拟集成电路自动化设计方法的研究远没有数字集成电路自动化设计技术成熟，模拟集成电路CAD发展还处于相当滞后的水平，而且离实用还比较遥远。目前绝大部分的模拟集成电路是由模拟集成电路设计专家手工设计完成，即采用简化的电路模型，使用仿真器对电路进行反复模拟和修正，并手工绘制其物理版图。传统手工设计方式效率极低，无法适应微电子工业的迅速发展。由于受数/模混合集成趋势的推动，模拟集成电路自动化设计方法的研究正逐渐兴起，成为集成电路设计领域的一个重要课题。工业界急需有效的模拟集成电路和数模混合电路设计的CAD工具，落后的模拟集成电路自动化设计方法和模拟CAD工具的缺乏已成为制约未来集成电路工业发展的瓶颈。

1 模拟集成电路的设计特征

为了缩短设计时间，模拟电路的设计有人提出仿效数字集成电路标准单元库的思想，建立一个模拟标准单元库，但是最终是行不通的。模拟集成电路设计比数字集成电路设计要复杂的得多，模拟集成电路设计主要特征如下。

（1）性能及结构的抽象表述困难。数字集成电路只需处理仅有0和1逻辑变量，可以很方便地抽象出不同类型的逻辑单元，并可将这些单元用于不同层次的电路设计。数字集成电路设计可以划分为六个层次：系统级、芯片级（算法级），RTL级、门级、电路级和版图级，电路这种抽象极大地促进了数字集成电路的设计过程，而模拟集成电路很难做出这类抽象。模拟集成电路的性能及结构的抽象表述相对困难是目前模拟电路自动化工具发展相对缓慢，缺乏高层次综合的一个重要原因。

摘 要 数字集成电路集中于半导体芯片，其是元器件及其连线的结合，是一种数字逻辑电路系统。数字集成电路包括一系列的门电路、器件数量等，我们将数字集成电路分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路及其特大规模集成电路。

关键词 数字集成电路 CMOS数字集成电路 逻辑功能 内部设计 注意事项

中图分类号：TN79 文献标识码：A

1关于数字集成电路逻辑功能及其内部设计的分析

日常生活中的数字集成电路产品是非常多的，通过对其电路结构的分析，可以分为TTL系列及其MOS系列。TTL数字集成电路进行了电子及其空穴载流子的导电，我们称之为双极性电路。MOS数字集成电路进行了载流子导电电路的应用，其中的电子导电部分，我们称之为NMOS 电路，将那种空穴导电电路称之为PMOS电路。PMOS电路及其NMOS的组合电路，我们称之为CMOS电路。

相对于TTL数字集成电路，CMOS数字集成电路具备良好的应用优势，其工作电源的电压范围比较宽，并且其静态功耗水平比较低，其抗干扰能力比较强，具备较高的输入阻抗，并且其应用成本比较低。介于这些优势，CMOS数字集成电路得到了广泛的应用。在日常生活中，数字集成电路的品种是非常多的，包括门电路、计数器、触发器、编译码器、存储器等。

我们可以将数字逻辑电路分为时序逻辑电路及其组合逻辑电路。在组合逻辑电路的分析中，任意时刻的输出取决于其当时的输入，这跟电路的工作状态没有关系。比较常见的组合逻辑电路有编码器、译码器及其数据选择器。在时序逻辑电路中，任意时刻的输出取决于该时刻的输入，与电路的原先状态存在联系。时序逻辑电路具备记忆的功能，其内部含有存储单元电路，比较常见的时序逻辑电路有移位寄存器、计数器等。

实际上，不同组合的逻辑电路及其时序逻辑电路是非常多的，其应用比较广泛，并且有很多标准化、系列化的集成电路产品，我们把这些产品称之为通用集成电路。我们把那些专门用途设计制作的集成电路称之为专用集成电路。

【摘要】 随着集成电路和半导体技术的不断发展，集成电路板越来越趋向于超大规模集成电路的发展，而功耗的测试已经成为了集成芯片设计与测试过程中的主要测试对象，这就使得超大规模集成电路在功耗测试面前受到了功耗瓶颈的制约，影响了集成电路板向超大规模化的发展。本文针对超低功耗集成电路的技术进行研究。

【关键词】 集成电路 超低功耗 技术研究

集成电路在不断的发展过程中，其所具备的信息处理能力越来越高，然而集成电路板的功耗也在不断增大，这就使得电子设备设计者在性能和功耗的选择过程中往往只能进行折中选择，这些都制约了电子元件的纳米化发展，制约了集成电路的超大规模发展。这种愤怒格式的超低功耗技术只是通过对技术的制约来实现低功耗，因此超低功耗技术成为了一种制约集成电路发展的技术难题。

一、现有的集成电路的超低功耗可测性技术

在集成电路的发展进程中，超低功耗集成电路的实现是一项综合工程，需要在材料、电路构造及系统的功耗之间进行选择。可测性技术所测试出的数据影响制约着集成电路的发展。但随着集成电路在不断发展过程中趋于形成超大规模集成电路结构，这就导致在现有的测试技术中，超大规模的集成电路板容易过热而导致电路板损坏。现有的超低功耗可测性技术并不能满足对现有芯片的测试，并不能有效地通过对日益复杂的集成电路进行测试，因此在对超低功耗集成电路技术进行研究的同时，还要把握现有的集成电路的超低功耗的可测性技术不断革新，以摆脱现有测试技术对集成电路板发展的制约。

二、超低功耗集成电路研究发展方向

2.1 现有的超低功耗集成电路技术

在实际的操作过程，超低功耗集成电路是一项难以实现的综合性较强的工程，需要考虑到集成电路的材料耗能与散热，还要考虑到系统之间的耗能，却是往往在性能和功耗之间进行折中的选择。现有的超低功耗集成电路大多是基于CMOS硅基芯片技术，为了实现集成电路的耗能减少，CMOS技术是通过在在整体系统的实现设计，对结构分布进行优化设计、通过对程序管理减少不必要的功耗，通过简化合理地电路结构对CMOS器材、结构空间、工艺技术间进行立体的综合优化折中。在实际的应用工程中，通过多核技术等结构的应用，达到降低电路集成的耗能，但是睡着电子原件的不断更新换代，使得现有的技术并不能达到性价比最优的创收。