基于DDS驱动PLL结构的Ka波段频率合成器

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摘要：随着通信技术与信息技术的不断发展，为了使频率资源能够得到充分的应用，现代通信、雷达以及导航系统等，其工作频率已逐渐由微波波段向毫米波波段发展，而毫米波频率合成器作为这些系统的主要部分，其性能好坏与系统的整体性能息息相关。另外，随着上述各系统的工作频段逐渐向毫米波波段发展，毫米波频率合成器的需求也得到了急剧的增长。文章将介绍一种单片机控制的主要由直接数字频率合成器（dds）、锁相环（PLL）以及倍频器等组成的频率合成技术来实现ka波段频率合成器的方案，以及其电路仿真的设计。

关键词：Ka波段频率合成器；DDS；PLL；相位噪声；间接模拟式频率合成法

中图分类号：TN74 文献标识码：A 文章编号：1006—8937（2012）23—0137—03

毫米波频率合成器在雷达、制导、电子对抗、毫米波通信以及遥感遥测等领域得到了广泛的应用，而其性能的好坏也直接影响着整个系统的性能。获得高性能毫米波频率源的一种重要方法就是直接模拟式频率合成法，而采用该方式来获取高性能毫米波频率合成器的缺点是体积大、设备较为复杂、价格昂贵。为了解决这些问题，在数字锁相集成器件出现以后，研究出了一种锁相式频率合成器，然而在需要窄频率步进时，环路带宽的需要又降低了，从而导致锁定时间变长，因而不能满足快速跳频的要求。之后，由于DDS的出现得以这一问题的解决，可同时又伴随着另外的一些问题，例如输出频率上限较低、带宽内杂散大等。本文介绍的通过单片机控制的直接数字频率合成器（DDS）、锁相环（PLL）以及倍频器等组成的频率合成技术能够很好地解决上述问题。下面，根据实际工程应用中毫米波雷达对频率源的技术要求，采用单片机控制的直接数字频率合成器（DDS）、锁相环（PLL）、倍频器等组成的频率合成技术对该频率合成器提出了设计方案，并对电路进行仿真设计与分析。

1 技术指标

Ka波段频率合成器的基本电气指标主要包括以下几个方面：频率分辨率：不小于1 MHz；相位噪声不大于—100dBc/Hz@1kHz，不大于—106dBc/Hz@10kHz；杂散抑制不大于—60 dBc；跳频时间不大于50 us。

2 方案设计

2.1 设计思想

在进行方案设计过程中采用的是“X波段频综+毫米波四倍频”的思路，X波段频综的相位噪声要求为—112dBc/Hz@1kHz，—118dBc/Hz@10kHz，频率步进为0.25MHz，带内杂散小于—70 dBc。在采用该方案的时候，为了使X波段频综指标得到较高程度的实现，我们将DDS与PLL结合了起来，利用DDS与PLL的优点。将DDS引入其中，主要是利用DDS的高频率分辨率、高频率转化速度等特点来确保系统的高分辨率和捷变频时间。同时也采用了将DDS输出信号和DDS参考时钟信号上变频并在反馈支路中引入间接模拟式频率合成法，以此减小环路的总分频比，从而使系统能够实现输出低相位噪声的要求。方案设计过程中对DDS的频率、参考分频比、一级环路分频比进行了三重设计，这样可以避免DDS杂散大的缺点。

2.2 方案框图

①方案如图1所示。

②工作流程。方案中选用高性能的100MHz晶体振荡器作为基准信号，经过多次的倍频、分频、混频后进行环路锁定，输出指标所要求的信号。

3 电路设计

3.1 DDS与PLL电路的设计

在DDS电路中，一部分芯片选用的是AD9854（DDS）芯片，它主要由一个低功耗DDS内核、一个32位的相位累加器、一个1GSPS10位DAC以及14位相位失调调整电路组成，是一种性能非常优良的DDS器件。它能够在以1 GHz内部时钟速率驱动时直接产生高达400 MHz的输出频率，而且其32位的控制器也能够提供0.233 Hz的调频分辨率。在该电路中我们根据指标要求采用100MHz的参考晶振信号经3倍频（倍频器Ⅰ）后的信号作为AD9854的参考时钟信号，并且AD9854选用的是具有很好杂散性能的53～58 MHz频段进行输出，然后再将该信号与300 MHz信号上变频（混频器Ⅰ），最后将其送入pll环路中。

PLL锁相环模块的电路设计非常重要，在PLL电路设计过程中采用的是ADF4153锁相环芯片。ADF4153芯片采用的是输入参考时钟频率、反馈分频值（指NDivider寄存器中的INT值与FRAC值）、参考频率分频值（指RDivider寄存器中的R值以及MOD值）与参考频率倍频值（指控制寄存器中的D值）这些参数来进行输出频率的计算。其计算公式为：

RFout=FPFD×（INT+（FRAC/MOD））

FPFD=REFin×（1+D）/R

式中，RFout表示VCO的输出信号频率；REFin表示输入ADF4153的参考时钟频率；MOD表示分辨率系数，其范围为2～4095；INT表示所设反馈分频值的整数部分，其范围为31～511；FRAC表示所设反馈分频值的小数部分，其范围为0～MOD；D表示输入参考频率倍频值；R表示参考频率分频系数，其范围为1～15。

由于DDS输出信号和300 MHz信号上变频后超过了ADF4153的参考输入频率的范围，因此，我们单独采用了数字分频器HMC394LP4（分频器Ⅰ），同时，我们将ADF4153中的R置1，D置0。另外，为了能够使杂散性能较好，在该电路设计中采用了整数分频，将FRAC置0，MOD置2。

在进行环路滤波器设计时，我们采用的是三阶无源环路滤波器。而在电路中，因为其分辨率是由DDS控制的，因此将PLL的鉴相频率适当的取了较高值，对频率调节进行综合考虑之后，将鉴相频率的中心值取为20MHz，然后根据器件以及经验将环路宽带取值为500 KHz左右，将相位余量的初始值定位48度，最后，通过ADIsimPLL软件就能够对环路滤波器中各元器件的参数计算出来。

正是由于在设计中采用了混频锁相环，其中9.6 GHz的本振信号和VCO输出的8.7～8.8 GHz信号混频后得到800～900 MHz中频信号，因此，在环路上面实际锁定是800～900 MHz的中频信号。