高速DSP的电磁兼容设计研究

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摘 要：通过对电子产品电磁环境的分析，确定高速dsp系统中产生干扰的几个主要原因；并针对这些原因，通过对高速DSP系统的多层板布局、DSP器件、电源、系统输入/输出接口布局以及PCB布线等方面进行分析，给出有效地降低DSP系统的干扰、提高电磁兼容性能的相关措施。这些技术从设计层次保证了高速DSP系统的有效性和可靠性。

关键词：电磁兼容；DSP；抗干扰；PCB布线

中图分类号：TP202+.1 文献标识码：A 文章编号：1004373X(2008)1817404

Research of Electromagnetic Compatibility on High Speed DSP

ZHANG Yanyan

(Xi′an Institute of Post and Telecommunications,Xi′an,710072,China)

Abstract：According to the analysis of electromagnetism environment of electronic products,some reasons of electromagnetic compatibility (EMC) in high speed Digital Signal Processing (DSP) system are analyzed.The correlation techniques are given to effectively reduce the interference of DSP system,including multilayer design,DSP components distribution,power and Input/Output (I/O) interface distribution and PCB routing.These can ensure the validity and reliability of high speed DSP system at design levels.

Keywords：electromagnetic compatibility;DSP;antijamming;PCB routing

1 引 言

电子产品的印制电路板设计质量不仅直接影响到可靠性和稳定性，甚至是设计成败的关键。因此，在设绘印制板图时，除了要为电路中的元器件提供正确无误的电气连接外，还应充分考虑印制板的电磁兼容以及抗干扰性。许多发达国家对电子产品有严格的电磁兼容标准，为了适应这些要求，电子产品从板级设计开始就要充分的考虑到电子干扰［13］。

随着高速DSP技术的广泛应用，其相应的高速DSP的PCB设计就显得十分重要。在目前的DSP处理系统中，DSP处理器的工作频率一般可以达到几百兆赫兹，这样微处理器的中断线、控制线、复位线、A/D转换电路等都非常容易受到干扰。因此设计一个稳定、可靠的DSP系统，电磁兼容和抗干扰至关重要。

2 DSP干扰分析

2.1 电磁环境的组成

一般电子线路都是由电阻器、电容器、电感器、变压器、有源器件和导线组成，当电路中有电压存在时，在所有带电的元器件周围都会产生电场，当电路有电流流过时，在所有载流体的周围都存在磁场。在高速PCB及系统设计中，高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源，能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。电磁干扰主要是传导干扰和辐射干扰。传导干扰是指通过导电介质把一个电网络上的信号耦合(干扰)到另一个电网络。辐射干扰是指干扰源通过空间把其信号耦合(干扰)到另一个电网络。因此电磁兼容性主要研究干扰源、耦合途径和敏感设备三者之间的关系。下面简单介绍电磁干扰模型。一个简单的电磁干扰模型由3个部分组成：

电磁干扰源 包括微处理器、微控制器、静电放电、传送带、瞬时功率执行元件(机电式继电器、开关电源、闪电等)；

耦合路径 一条导线在一个由噪声的环境中经过，这条导线通过感应将接收这个噪声并且将它传递到电路的其余部分。在有共享负载(阻抗)的电路中也会发生耦合现象。

接收器 所有的电子电路都可以接收传送的电磁干扰。在数字电路中，临界信号最容易受到电子干扰的影响。这些信号包括复位、中断和控制信号。模拟的低级放大器、控制电路和电源调整电路也容易受到噪声的影响。

为了进行电磁兼容性设计并符合电磁兼容性标准，设计者需要将辐射(从产品中泄露的射频能量)减到最小，增强接收器对辐射(进入产品中的射频能量)的易感性和抗干扰能力。如图1所示，发射和抗干扰都可以根据辐射和传导的耦合分类。辐射耦合在高频中十分常见，而传导耦合在低频中更为常见。

2.2 DSP系统产生的电磁干扰分析

高速DSP系统时钟、复位、控制等线路的边沿跳变非常快，一般可以产生高达300 MHz的谐波干扰。因此，对于高速DSP系统而言，产生电磁干扰的主要原因有下面的几个方面：

(1) 电源干扰

电源是DSP系统的主要干扰源，电源在向DSP系统供电的同时，也会通过电源线将噪声加到DSP系统中。

(2) 空间耦合干扰

耦合干扰的原因是电流在通过导线时会产生变化的电磁场，此时临近的导线中就会产生感应电流，造成临近线路信号的失真。这样的干扰一般也成为串扰，它的强度一般取决于导线的类型和间隔、器件类型等。DSP系统中，信号线一般不和电源共地，信号线越靠近地线、信号线之间的距离越大，则产生的系统串扰就越小。

(3) DSP系统的输入、输出产生的干扰

输入、输出子系统会将噪声带入系统，可以使用光耦器件等电气隔离的技术来减小干扰的影响。

3 DSP的电磁兼容设计

电磁兼容性是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容性设计的目的是使电子设备能抑制各种外来的干扰，使电子设备在特定的电磁环境中能够正常工作，同时又能减少电子设备本身对其他电子设备的干扰。本节就从PCB板级布局、DSP系统器件布局以及布线等方面的设计来减小高速DSP系统的干扰。

3.1 DSP多层板布局

在高速印刷电路板设计中，关键是要进行PCB叠层设计以对电路板信号线进行阻抗控制。在叠层设计中需要考虑的最基本内容包括电源层、地层和高速信号层的分布。电路板的层数越多，高速信号层、地层、电源层的排列组合的种类也就越多。在选用时需要把握电源层和地层之间具有良好耦合的原则，以尽可能地降低二者之间的阻抗并增大电源层和地层的谐振频率。在电力电子控制器DSP系统的PCB设计中采用的是4层的叠层设计，下面以4层为例进行说明。

对于一块2 mm厚50 Ω线路阻抗控制的4层板，其常用的2种叠层设计方式如图2所示(2种设计方式采用的距离参数相同)。为保证电源和地之间具有良好的耦合，如果大部分的高速信号在TOP 层走线，应选用方式(a)；如果大部分的高速信号在BOTTOM层走线，应选用方式(b)［4,5］。

3.2 DSP系统器件布局设计

为了提高DSP的可靠性和稳定性，元器件的布局设计十分重要。首先放置DSP，SRAM，FLASH以及CPLD等器件，然后放置其他集成电路器件，最后考虑输入、输出的I/O口放置。设计的时候应精心的计算PCB板的大小，太大会引起阻抗的增加，降低抗噪声的能力；太小则散热可能有问题，特别对高速DSP，由于空间有限，线条间距离就收到限制，降低了抗干扰能力。下面主要探讨器件布局需要注意的问题：

(1) 高速器件布局

在DSP系统中，DSP与FLASH，SRAM间传输的主要是高速的数字信号，因此它们之间的距离应尽可能的小，连线为直接连接，而且长度也要尽可能的短。

(2) 时钟布局设计

时钟信号对整个DSP系统是至关重要的，然而DSP系统的时钟输入信号很容易受到干扰，因此要始终保证时钟产生器尽量接近DSP芯片，走线应尽可能的短，同时时钟晶体振荡器的外壳最好接地。

(3) 去耦布局设计

去耦电容的主要功能就是提供一个局部的直流开关有源器件，以减少开关噪声在PCB板上的传播并将噪声引导到地。在高速DSP的设计中，应该注意：

① 为了减小IC芯片上的电源电压瞬时过冲，IC芯片一般要使用去耦电容。该措施不但可以有效的消除电源上毛刺对系统的影响，而且还可以减少PCB板上电压环路产生的反射。

② 去耦电容一般为旁路电容的1/1 000~1/100，应尽量的靠近IC芯片。

③ 去耦电容一般使用陶瓷电容，其值取决于最快信号的上升时间和下降时间，比如对一个33 MHz的时钟信号，可以使用4.7~100 nF的电容。

(4) 电源布局设计。根据上节的讨论可知，电源是高速DSP系统的主要干扰源，因此在设计的时候要充分地考虑电磁兼容设计，使用旁路电容和去耦电容来尽量减小电源对高速DSP系统的影响。比如一个电压的输出系统，如图3所示，0.1 μF的去耦电容可以避免内在的振动和过滤高频噪声，100~470 μF的旁路电容减少电压输出的脉动。

(5) 微控制电路的布局设计。在很多高速DSP系统中，可能用到高速的微控制电路MCU，因此应该认真地进行MCU的电路设计和PCB布线以减少潜在的电磁兼容问题。在MCU的布局设计中，主要考虑的技术包括：

① I/O引脚布局。一般来讲引脚都是高阻输入或者混合输入/输出，高阻输入容易引起噪声的影响，一个非内部终端的输入引脚需要有高阻抗(输入10 kΩ)连接每个引脚到地或者供电电平，以确保一个可知的逻辑状态。未连接的输入引入脚通常浮动在供电电平的中值周围。

② 中断口引脚。由于中断对微控制器的操作有影响，因此它是最敏感的引脚之一，为了确保与中断请求引脚的任何连线都有瞬时的静电释放保护，在中断请求连线上应该连接一个双向二极管或金属化的电阻，同时它们还能起到减少过充和阻尼振荡的作用。

③ 复位引脚布局。由于电源电压在上升到MCU的工作电压的时候晶振的稳定需要一段时间，因此在复位引脚上需要接一个时延电路，可以使用二极管来钳住复位引脚电容，其优点是可以防止供电电压超高以及在断电时能令电容迅速放电。

3.3 布线设计

合理的PCB布线也是设计一个稳定、可靠高速DSP系统的一个关键的步骤。布线采用一些措施和技巧可以有效地提高高速DSP系统的电磁兼容能力。下面是几个需要注意的技术［6］：

(1) 时钟源的设计

为减小高频时钟信号的干扰，尽可能选用满足系统要求的最低频率时钟。新型DSP TMS320F2812提供内部锁相环倍频技术，最高可以实现5倍的倍频频率。内部时钟最高可达150 MHz，因此，外部最低可以采用30 MHz的时钟源。在布局时，时钟源尽可能靠近DSP器件，以缩短传输线长度走线尽量短，以减少噪声干扰及分布电容的影响。当实际难以实现时，可用地线将时钟信号线进行“包地”处理。

在设计中，选用30 MHz有源晶振，其外壳接地，并采用SN74LVC14G进行电平转换。同时对于时钟源还采用铁氧体磁环和电容器构成的滤波器进行电源滤波，以及RC滤波电路对输出时钟信号进行滤波。

在给定的频率范围内,器件产生的能量越少,辐射的噪声就越小。对于高速器件,其跳变时间更短,这意味着它在高频范围内有更多的能量,也就是说会产生更多的噪声。因此,在系统设计中,器件的选择很重要。如果系统要求的速度很高,则必须用速度足够高的器件,为此可能需要做出额外的努力以满足EMI。但是如果更低速度的器件可以满足系统的要求,就没有必要用更高速的器件。

(2) 选择合理的导线宽度

PCB 导线的最小宽度主要由导线与绝缘基板间的粘附强度和流过它们的电流值决定。当铜箔厚度为50.8 μm、宽度为1 016～1 524 μm时，通过2 A的电流温度低于3 ℃因此导线宽度为1 524 μm可满足要求。对于数字电路，通常选203.2～304.8 μm导线宽度。当然，只要允许还是尽可能用宽线。由于采用电源层和地层，所以不存存电源线和地线的宽度问题。整板范围一般可以取254 μm左右。

导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于数字电路，在工艺允许的情况下，可使间距小至127～203.2 μm。印制导线拐弯处一般取圆弧形，而直角或夹角在高频电路中会影响电气性能。此外用大面积铜箔时，应选用栅格形状。

(3) DSP的布线

对于高速的DSP为了保证信号的完整性和高速信号参考平面的连续性，布线的时候需要做蛇行走线处理，如图4所示。在需要做平面分割的时候，尽量不要让高速线跨不连续的平面，如果不得不夸，则应该使用夸平面电容。

当信号间的距离是线宽的3倍的时候，其产生串扰的概率就降低为25％，这样就可以满足电磁兼容的要求，因此在走高速线的时候，应该注意线距，如图4所示。

(4) 地线的布线

在电子设备中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。接地技术的目标是最小化接地阻抗，从此减少从电路返回到电源之间的接地回路的电势。

① 正确选择单点接地与多点接地。对于高速DSP系统，当信号工作频率大于10 MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地，适宜采用多点串联接地，地线应短而粗，高频元件周围尽量布置栅格状大面积接地铜箔。

② 将数字电路与模拟电路分开，电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。

③ 尽量加粗接地线。若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过3倍于印制线路板的允许电流。如有可能，接地线的宽度应大于3 mm。

(5) 电源的布线设计

电源是高速DSP系统中的最重要的部分。由于DSP系统中有多种数字和模拟器件，其使用的电源也就有多种，所以应该对电源层进行分割，使相同电源特性的器件分割在同意区域，可以就近连接到电源层。一般，1 mm的线宽可以保证1 A的电流，而直径为0.4 mm过孔也可以通过1 A的电流，所以对于DSP系统，电源线宽度大于0.5 mm(20 mil)就可以满足要求。考虑到电磁辐射防护应注意到下面的几点：

① 用旁路电容限制PCB板上交流电流的泄漏；

② 布线靠近，减小电磁辐射的面积；

③ 在电源线上串接共模扼流圈，抑制共模电流。

(6) 输入/输出口布线设计

输入、输出线应该避免相邻、平行，以避免产生反射干扰。相邻层的布线应相互垂直，避免产生耦合。同时，最好把各自参考平面的不同区域分割开，使得不同的I/O信号不会相互产生干扰。

4 结 语

本文通过对电子产品电磁环境的分析，确定高速DSP系统中产生干扰的主要原因，并针对这些原因，通过对高速DSP系统的多层板布局、器件布局以及PCB布线等方面进行分析，给出有效降低DSP系统的干扰、提高电磁兼容性能的措施。从设计层次保证了高速DSP系统的有效性和可靠性。

高速电路设计是一个非常复杂的设计过程，更进一步可以采用专用的高速电路布线算法和电磁兼容(EMC)/电磁干扰(EMI)分析软件应用来分析和发现问题。

参 考 文 献

［1］Martin O′Hara.EMC at Component and PCB Level.Newnes,1998.

［2］Mark I Montrose.Printed Circuit Board Design Techniques for EMC Compliance.IEEE Press Series,2000.

［3］Trends in EMC Testing of Household Appliances,Schaffner Application Note,SAN014.

［4］曾峰.印刷电路板(PCB)设计与制作\.2版.北京:电子工业出版社,2005.

［5］顾海洲,马双武.PCB电磁兼容技术设计实践\.北京:清华大学出版社,2004.

［6］高速PCB设计指南之DSP系统的降噪技术\.中国SMD资讯网SMD工程师互动社区,2008.

［7］张燕燕.PCB级的电磁兼容性设计研究\.西安:西安邮电学院学报,2007,12(3):8690.

［8］俞斌，贾雅琼.基于DSP的语音信号处理系统中的抗干扰技术\.国外电子元器件,2006(10):3032.

作者简介 张燕燕 女，工程师，西安邮电学院通信工程系基础实验室。研究的方向为FPGA，高速PCB布线，电磁兼容等。