一种改善脉冲雷达检测性能的方法

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摘 要： 脉冲雷达要在回波信噪比一定的情况下检测回波。实践表明，同步积累脉冲对提高信噪比十分有用。对阐述脉冲积累的仿真结果，在FPGA的基础上设计一套同步积累器。经过测试后发现在，这种积累器可以大大的提高脉冲信噪比，从一定程度上改善雷达的检测性能，应大力推广。

关键词： 脉冲雷达；检测性能；同步积累器

中图分类号：TN957.51 文献标识码：A 文章编号：1671－7597（2012）0310120－02

脉冲雷达测距是在目标回波脉冲的基础上建立起来的。在雷达接收机的输入端，回波信号中经常混杂有噪音以及各种杂音，限制了雷达信号的检测。所以信号的信噪比是雷达检测能力的重要依据。

提高雷达检测能力的关键就是要提高回波信号的信噪比。脉冲积累就可以实现这一点，可以在包络检波前完成积累，这种方法被称为中频积累或是检波前积累。这要求信号间的相位关系要严格，也就是信号之间的相参的，因此也可以叫做相参积累。由于包络检波后的信号只会保留幅度信息，所以检波后积累就不需要有信号间的相位关系很严格。所以也可以叫作非相参积累。

早期雷达传统的积累方法已不能适应发展的需要。近年来，虽然探讨了很多通过脉冲积累来解决问题的方法，从还是无法从根本上解决问题，本文采用脉冲积累的方法，解决了无法正常检测到的问题。

1 脉冲积累的必要性分析及性能仿真

1.1 雷达检测性能分析

接收机噪音属于一种宽频带的高斯噪音，和信号能量谱占有相同频带的噪声能量会限制雷达检测能力。由于噪声具有不稳定性，所以判断信号能否出现成为统计问题。应该根据一定的统计标准来判断。在雷达信号的检测中经常运用到一种准则，那就是奈曼皮尔逊准则。这个准则要求在信噪比一定的前提下满足虚警概率Pfa时发现概率为Pd的值达到最大。实现这一准则的方法是比较某个预设门限电压UT和雷达接收到的回波信号。如果包络幅度超过了门限，那就表示目标是存在的；反之，则目标不存在。

门限检测属于统计检测。因为信号叠加起来有噪音，所以输出的量是随机量。虚警概率和发现概率是分析门限检测中最重要的部分。

1.1.1 虚警概率（Pfa：false Alarm Rate）

一般在接收机中频放大器上加的噪音是宽带高斯噪音。它的概率密度函数是这样的：

其中，p(υ)dυ是噪音电压处在υ+dυ和υ之间的概率，σ²表示的是方差，噪音的均值是零，高斯噪音通过窄带中的频滤波器后加到包络检波器，用数学来分析随机噪声可知，包络检波器的输出端噪音电压振幅的概率密度函数是：

包络振幅的概率密度函数是按照瑞利来分布的。如果门限电平是Ut，噪音包络电压超过门限电平的概率可以分布成虚警概率Pfa。可以根据下式来求。

1.1.2 发现概率Pd（Detection Rate）

把正弦信号设为A和高斯噪音同时输入到中频滤波器里面，那么包络检波器的概率密度函数输出是：

式中Io(Z）为总量是z的零阶修正贝塞耳函数：

其中，r为包络，由信号和噪音组成，б表示噪音方差，以上分布可以称之为莱斯（Rice）分布，那么信号的发现概率Pa为：

上式中表示的是正弦波振幅和门限电平以及发现概率的关系。要是用功率关系来表示的话，那么功率和信号电压的关系如下：其中，S表示信号，N表示噪声概率。

1）在信噪比一定的情况下，门限电平和虚警概率以及发现概率成反比。

2）在门限电平一定的情况下，信噪比越大，发现概率密度函数的值点和虚警概率密度函数的值点就离得越远。两条线交叉的部分就越少。就很难产生错误的判决。所以，可以通过这两个途径来提高雷达的检测能力：

① 提高回波信号的信噪比，让错误判决的概率从根本上减小。

② 在信噪比一定的情况下，选择最好的门限UT，保证它在错误判决下的代价能够降低到最小。

2 积累特性分析

如果一个周期的目标回波R(t)是由噪音N(t)以及回波信号S(t)叠加而成，那么

R(t)=S(t)+N(t) （0≤t≤T）

上式中S(t)表示确定信号，每个周期全部一样，而N(t)表示的是随机信号，各个周期之间是相互独立的。所以它的信噪比是：

M个周期的目标回波经过叠加后可以这样表示：

进行叠加之后的信噪比为：

从中我们可以得知，积累脉冲是改善接收信号质量的有效途径。情况好的话，M个周期的回波积累可以提高信噪比M倍。

2 同步积累器实现

设计框图：

设计框图如图1，A/D将包络检波器输出的模拟回波信号转换为数字信号之后，为了增强接收信号的信噪比，又将信号输送到累加器中进行同步累加。D/A再将累加完的数字信号转换成模拟信号。然后在得信噪比接收到增强的信号。

FPGA中实现同步累加：

在FPGA中实现的同步积累器如下图所示：

从中可以得出：

1）累加/清零控制。累加/清零控制这个是用来控制向RAM中输入的数据。处于累加周期时，RAM会累加器的数据读入进来。累加次数结束以后，RAM会清零。开始下一轮的计数。

2）累加次数控制。同步信号由计数器进行计数，计数进制也就是累积次数。在计数器还没有进位时，系统会处于累加周期。当计数器进位时输出的是低电平。也就是计数归零。开始进行下一轮计数。

3）读/写地址控制。这时由计数器组成的。作用是出示RAM读、写单元的地址，如果RAM一次累加的话就需要经历三个时钟周期，即读出、累加和写入。所以在累积周期中，RAM的写入地址要比读出地址的三个时钟周期都慢。只有这样才能使读出和写入的地址一样，也就是实现累加同步。当RAM清零后，只有让读出地址和写入地址相差一个时钟周期就能够让所有的数据依次读出。

4）双口RAM。双口RAM能够同时进行读写，它是同步累积器的核心。同时读写并非指在同一时刻对同一地址单元进行读写，而是在读出存储单元的地址时能够同时的写入地址为N₂（N₂≠N₁）。这种同时进行存储和累积的功能是通过流水线来实现的。

5）码变换与位扩展。A/D转换器输出的通常是二进制码。而FPGA处理的数据通常是二进制补码。所以A/D转换器输出的数据在输入到FPGA中累加处理之前先要进行码转换，为了避免多次累加数据不会溢出，还要把这些数据进行符号位扩展。FPGA累加完成的数据先要进行相应的码转换才能输出到D/A。

6）读地址控制。目的是对读地址的输出进行控制。RAM在累加周期时，读地址在写地址的基础上加3.RAM清零时，读地址在写地址的基础上加1。

3 实验测试

选择设计模数转换器是以采样频率作为主要标准的。由于系统设计采用频率为40MHz，所以选择的采用频率最高可达到80MHz的模数转换器MAX1448。MAX1448为MAXIM公司制作的10bit的模式转换器。工作电压达到了+2.7V～+3.6V，和FPGA+3.3V是一样的端口电压。数模转换器采用的是MAXIM公司公司生产的MAX5884，MAX5884为14位，属于电流导引型数模转换器，它支持200Ms/s的速率，采用的是CMOS输入。可以在功耗低的前提下提供良好的动态特性。这个DAC采用3.3V单电源来工作。能够和FPGA的输出进行互连。

设计则是采用Xilinx公司设计的XC3S2000系列的FPGA，系统设计接收到的脉冲频率达到了78kHz，脉冲积累数是15。实验时脉冲频率在信号源里产生，而且还会展开上面加上噪音。它的SNR为1:2。采样时频率达到了40MHz，所以每个脉冲周期都会采集到512个点。把2到15周期的所有数字信号全部都叠加到第一周期上，简单相加每个周期对应的时刻样点值。例如在所有周期里累加第一个样点的值。在所有周期里累加第二个样点的值，如此下去。到了第16个周期时，将RAM里的数据读出，用D/A转换器进行转换，再读出RAM里的数据的同时。把RAM清零。为计算下一个周期做准备。

4 总结

总而言之，脉冲雷达的检测性能和回波信噪比有直接的关系。应该通过提高接收脉冲信噪比来改善雷达的检测性能。本文设计的同步积累器恰好能解决这一点。

参考文献：

[1]张承畅、杨力生、杨士中，一种改善脉冲雷达检测性能的方法[J].计算机工程与应用，2010（5）.

[2]李翔，单脉冲雷达微弱信号检测方法研究[D].兰州大学，2010（05）.

[3]李朝伟、王宏强、黎湘、庄钊文，基于单脉冲雷达对多个不可分区的目标信号的检测研究[J].信号处理，2005（4）.

作者简介：

徐家迅（1983-），男，海南省乐东县人，学历：大学本科，现职称初级助理工程师，研究方向：雷达发射机。