软件 第3期

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3GPP LTE无线链接库

3GPP LTE无线链接库以新一代移动通信产品的第8版3GPP标准文件为基础，用于ADS环境，搭配安捷伦Ptolemy仿真器可提高设计与验证效率。此链接库提供事先定义的模拟设定及下行／上行链路的信号源，还有如频谱、互补累积分布函数(CCDF)和波形量测等各项发射器分析。

链接库未来的新版本将会追踪标准，并纳入如差错向量幅度(EVM)和误码率(BER)测量等分析能力。

Agilent Technologies

电话：800-810-0189

httpt：／／WWW．agilent．corn

可实现无缝移动定位的GPS软件

高速度、高精确度的嵌入式定位软件E5000适用于多种操作系统和各种硬件平台，实现灵活的应用和服务。软件可实现非常短的首次定位时间(TTFF)、较高的跟踪精确度、较小的占用空间以及较低的功耗。由于除了射频前端之外无须其他硬件，因此与同类的硬件GPS解决方案相比，E5000所需的功率只有一半或以下，而占用空间要少得多。

CSR

电话：021-6135-2100

http：／／WWW．csr．corn

用于3G手机的浏览器

NF v3．5浏览器适用于消费电子产品的3G手机，符合OMA Browsing 2．3规范，并且能够为针对二维矢量及在XML中有混合向量和光栅图形的SVG(可缩放矢量图形)Tiny版1．2规范提供更好的支持。

浏览器增加了智能滑动菜单功能――一个位于屏幕上的快捷工具栏，支持常用功能的一键接入，如缩放功能。其他的新功能还包括智能页面滚动功能，该功能可实现一种更智能的页面浏览，随着手机的轻微晃动，显示的页面也随之滚动，页面范围和内容也随之变化；智能页面浏览标签功能，该功能可以通过记忆每个页面的浏览设置来实现更顺畅、优化的浏览效果，如显示模式及字符大小等。

爱可信

电话：010-6566-9636

http：／／www．access-company．com

免费的微控制器核

小巧易用的CoreABC和可配置的Core8051s是免费的微控制器核，采用标准的AMBA总线接口，与现有的工业标准处理器核产品库包括专为ActelFPGA而优化的ARM、8051及LEON处理器解决方案相辅相成。

CoreABC是面向FPGA可在RTL层面编程的软微控制器，可实现确定过程式处理，I／O响应非常快(小于lOOns)，并支持高级外设总线(APB)接口，只需241个逻辑片便可实现而无须RAM或ROM资源。

Core8051s与标准的8051 ASM51指令集兼容，是Core8051的高度可配置版本，具有在单时钟周期内完成指令的吞吐能力，并支持多种外设功能。Core8051s可连接至APB总线，以便与其他使用CoreConsole工具的APB外设相集成。

Actel

电话：00852-2185-6460

http：／／www．actel．com

支持IGLOO FPGA的设计工具

Libero IDE 7．3特为低功耗的IGLOO FPGA系列而优化，支持三种功率模式：Flash*Freeze、低功耗工作和睡眠模式，可让用户在Actel IGLOO器件中实现个性化的功耗设计。

Libero IDE 7．3提供了标准的RTL调试工具Synplicity Identify 2．4．1、Mentor Graphics的PrecisionRTL综合软件。SynaptiCAD公司的Waveformer Lite v11测试生成工具支持独特的Fusion结构，即在单片可编程系统芯片中集成了模拟电路、嵌入式Flash内存和FPGA架构。

Libero IDE 7．3还引入带有模块化设计流程的高级内部设计功能，并扩展后端时序和功率分析软件的功能，包括加入虚拟时钟和瓶颈分析、时序约束下的功率初始化，以及内存块的高级功率分析。

Actel

电话：00852-2 1 85-6460

http：／／www．actel．com

简化ASIC原型验证过程的软件

通过快速分组技术(QPT)与Certify引脚多路复用技术(CPM)，certifyASIC RTL原型设计软件增强了对Xilinx Virtex-5系列的65nm FPGA的支持。快速分组技术能够进行引脚自动分配，并根据关键逻辑块最初的手动布置，自动完成FPGA之间其余各块的分组。而Certify引脚多路复用技术则可以在不更改RTL代码的情况下共享FPGA器件的I／O引脚，从而解决了在对多个FPGA的设计进行分组时经常遇到的最大难题之一，即I／O引脚不足的问题。除QPT与CPM增强特性之外，自动化DesignWare转换与自动化门控时钟转换功能还使得设计人员无需进行手动更改即可直接使用ASIC RTL。

Synplicity

电话：021-6426-7766

http：／／www．synplicity．com

高速Interlaken互连协议IP内核

用于ASIC或FPGA设计的Interlaken协议IP内核具有可升级性，其早期版本可通过接口提供10Gb／s～60+Gb／s的带宽，将来的版本将提供120Gb／s以上的带宽。通过将SERDES速度(3．125Gb／s～6．375Gb／s)与不同数量(1～24)的SERDES通道结合，即可实现可升级性。

Interlaken IP内核经专门设计及测试，可与多种ASIC及FPGA技术融合，可与大多数供应商的SERDES一同使用。

Silicon Logic Engineering

电话：010-641 8-2335

http：／／www．siliconlogic．com

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。

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